JPH06216773A - ゼロオフセット用自動補償機能付きａ／ｄコーディング回路 - Google Patents
ゼロオフセット用自動補償機能付きａ／ｄコーディング回路Info
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- JPH06216773A JPH06216773A JP5238285A JP23828593A JPH06216773A JP H06216773 A JPH06216773 A JP H06216773A JP 5238285 A JP5238285 A JP 5238285A JP 23828593 A JP23828593 A JP 23828593A JP H06216773 A JPH06216773 A JP H06216773A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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-
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ゼロオフセット自動補償機能を備えるＡ／Ｄ
コンバータを安価に提供する。 【構成】 本発明のＡ／Ｄコーディング回路には、Ａ／
Ｄコンバータと並列にクロスオーバ検出器が設けられて
いる。このクロスオーバ検出器は、コンバータに入力さ
れたアナログ信号に作動し、更に、このコンバータの変
換時間を考慮して、遅延回路によって、コンバータの出
力側に設けたディジタルレジスタ中に値を記録するよう
に指示する。このＡ／Ｄコーディング回路の出力側にデ
ィジタル減算器が設けられ、同減算器により、ディジタ
ルレジスタに記憶されると共に、同コンバータのオフセ
ット電圧に相当する同値をＡ／Ｄコンバータから供給さ
れるディジタル値から系統的に減算する。
コンバータを安価に提供する。 【構成】 本発明のＡ／Ｄコーディング回路には、Ａ／
Ｄコンバータと並列にクロスオーバ検出器が設けられて
いる。このクロスオーバ検出器は、コンバータに入力さ
れたアナログ信号に作動し、更に、このコンバータの変
換時間を考慮して、遅延回路によって、コンバータの出
力側に設けたディジタルレジスタ中に値を記録するよう
に指示する。このＡ／Ｄコーディング回路の出力側にデ
ィジタル減算器が設けられ、同減算器により、ディジタ
ルレジスタに記憶されると共に、同コンバータのオフセ
ット電圧に相当する同値をＡ／Ｄコンバータから供給さ
れるディジタル値から系統的に減算する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル復調機能付
きレーダー受信システムに特に利用される、Ａ／Ｄコン
バータのゼロオフセット用の自動補償に関する。
きレーダー受信システムに特に利用される、Ａ／Ｄコン
バータのゼロオフセット用の自動補償に関する。
【０００２】
【従来の技術】標準的なレーダ受信システムでは、通
常、ビディオ信号の同相および直角位相成分が得られる
復調器の出力のみが、ディジタルモードに変換される。
それ故、２つのＡ／Ｄコンバータが、直交型復調器の同
相および直角位相出力側に並列接続されている。これら
Ａ／Ｄコンバータならびにアナログ形態で構成されてい
る復調器には、温度、供給電圧および送信キャリアの周
波数等の種々のパラメータの変動の関数として発生する
寄生ＤＣ成分を発生させる欠点がある。一般に、これら
寄生ＤＣ成分は、レーダ波の送受信休止期間中の、２つ
のＡ／Ｄコンバータの出力信号の振幅の平均値を測定し
て同成分ををレーダノイズに含めることによって除去し
ている。同測定は、例えば、有意なエコーの戻りが起き
得ない、呼び掛け信号パルスの送信後に到達した最長レ
ンジゲートで行われ、それら平均値を、Ａ／Ｄコンバー
タの出力信号から減算している。
常、ビディオ信号の同相および直角位相成分が得られる
復調器の出力のみが、ディジタルモードに変換される。
それ故、２つのＡ／Ｄコンバータが、直交型復調器の同
相および直角位相出力側に並列接続されている。これら
Ａ／Ｄコンバータならびにアナログ形態で構成されてい
る復調器には、温度、供給電圧および送信キャリアの周
波数等の種々のパラメータの変動の関数として発生する
寄生ＤＣ成分を発生させる欠点がある。一般に、これら
寄生ＤＣ成分は、レーダ波の送受信休止期間中の、２つ
のＡ／Ｄコンバータの出力信号の振幅の平均値を測定し
て同成分ををレーダノイズに含めることによって除去し
ている。同測定は、例えば、有意なエコーの戻りが起き
得ない、呼び掛け信号パルスの送信後に到達した最長レ
ンジゲートで行われ、それら平均値を、Ａ／Ｄコンバー
タの出力信号から減算している。
【０００３】このような従来のレーダシステムには少な
くとも２つの欠点が存在する。第１の欠点として、Ａ／
Ｄコンバータの出力側に、レーダのノイズの平均値の測
定を行うための複雑な構成の特殊なディジタル回路が必
要となる。第２の欠点としては、各呼掛けパルスの送信
後の測定期間中、レーダ波の送受信の休止を設定する必
要があることである。このため、レーダの作動時間が短
縮され、又、ジャマー存在下では測定出来ないことがあ
る。
くとも２つの欠点が存在する。第１の欠点として、Ａ／
Ｄコンバータの出力側に、レーダのノイズの平均値の測
定を行うための複雑な構成の特殊なディジタル回路が必
要となる。第２の欠点としては、各呼掛けパルスの送信
後の測定期間中、レーダ波の送受信の休止を設定する必
要があることである。このため、レーダの作動時間が短
縮され、又、ジャマー存在下では測定出来ないことがあ
る。
【０００４】これらＡ／Ｄコンバータの周波数に関連し
た改良により、レーダ受信ラインにおいて、直交型復調
器の出力側でビディオ帯域で動作する２つのＡ／Ｄコン
バータを、中間周波数で動作し、それ自体ディジタル形
態の復調器の入力側に設置される１つのＡ／Ｄコンバー
タで置き換えることが可能である。この場合、アナログ
形態で構成された直交型復調器による欠点は除去される
が、復調器の出力側で得られる、同相または直角位相成
分のビディオ信号のスペクトルには依然として、Ａ／Ｄ
コンバータのゼロオフセットに起因する寄生ＤＣライン
が存在している。
た改良により、レーダ受信ラインにおいて、直交型復調
器の出力側でビディオ帯域で動作する２つのＡ／Ｄコン
バータを、中間周波数で動作し、それ自体ディジタル形
態の復調器の入力側に設置される１つのＡ／Ｄコンバー
タで置き換えることが可能である。この場合、アナログ
形態で構成された直交型復調器による欠点は除去される
が、復調器の出力側で得られる、同相または直角位相成
分のビディオ信号のスペクトルには依然として、Ａ／Ｄ
コンバータのゼロオフセットに起因する寄生ＤＣライン
が存在している。
【０００５】前記の場合と同様に、これら寄生ＤＣライ
ンは、レーダ波の送受信の休止期間中に直交型復調器の
同相および直角位相出力におけるレーダノイズの平均値
の演算を実行してそれらの振幅を検出し、その振幅を同
復調器の同相および直角位相出力信号から減算すること
によって除去できる。しかし、依然上記と同じ問題点が
生じる。即ち、レーダノイズの平均値を得るための複雑
な機構のディジタル回路が必要となると共に、このよう
な測定を行うために、レーダ波の送受信の休止期間を設
定する必要がある。
ンは、レーダ波の送受信の休止期間中に直交型復調器の
同相および直角位相出力におけるレーダノイズの平均値
の演算を実行してそれらの振幅を検出し、その振幅を同
復調器の同相および直角位相出力信号から減算すること
によって除去できる。しかし、依然上記と同じ問題点が
生じる。即ち、レーダノイズの平均値を得るための複雑
な機構のディジタル回路が必要となると共に、このよう
な測定を行うために、レーダ波の送受信の休止期間を設
定する必要がある。
【０００６】
【発明が解決しようとする課題】本発明は、上記欠点を
克服し、Ａ／Ｄコンバータのオフセット電圧を、低価格
で補償することを可能にすることを目的とする。
克服し、Ａ／Ｄコンバータのオフセット電圧を、低価格
で補償することを可能にすることを目的とする。
【０００７】その目的として、本発明は、ゼロオフセッ
ト自動補償機能を備えるＡ／Ｄコーディング回路を提供
するものであり、この回路は、ゼロ点自動通過用信号
（以下「クロスオーバ」と称す）を備えるアナログ入力
信号と共に作動し、アナログデータ入力およびディジタ
ルデータ出力を有し、入力アナログ信号を変換時間「ｔ
ｏ」でディジタルサンプル列に変換するＡ／Ｄコンバー
タと；同Ａ／Ｄコンバータへの入力アナログ信号に対し
て作動して、一方の状態がクロスオーバを表し、他の状
態がクロスオーバを表さない２進信号を供給するクロス
オーバ検出器と；同クロスオーバ検出器の後段に配置さ
れ、同検出器から出力される２進信号を、前記変換時間
だけ遅延する遅延回路と；同Ａ／Ｄコンバータのディジ
タルデータ出力側に接続されたディジタルデータ入力装
置と、前記遅延回路の出力装置に接続されると共にクロ
スオーバを表す出力信号の２進状態に反応する記憶制御
入力装置と、更にディジタルデータ出力装置とを有する
ディジタルレジスタと；同Ａ／Ｄコンバータのディジタ
ルデータ出力側に接続されたディジタルデータ加算入力
装置と、同ディジタルレジスタのディジタルデータ出力
側に接続されたディジタルデータ減算入力装置と、同Ａ
／Ｄコーディング回路の出力を構成するディジタルデー
タ出力装置とを有するディジタル減算器；を具備してい
る。
ト自動補償機能を備えるＡ／Ｄコーディング回路を提供
するものであり、この回路は、ゼロ点自動通過用信号
（以下「クロスオーバ」と称す）を備えるアナログ入力
信号と共に作動し、アナログデータ入力およびディジタ
ルデータ出力を有し、入力アナログ信号を変換時間「ｔ
ｏ」でディジタルサンプル列に変換するＡ／Ｄコンバー
タと；同Ａ／Ｄコンバータへの入力アナログ信号に対し
て作動して、一方の状態がクロスオーバを表し、他の状
態がクロスオーバを表さない２進信号を供給するクロス
オーバ検出器と；同クロスオーバ検出器の後段に配置さ
れ、同検出器から出力される２進信号を、前記変換時間
だけ遅延する遅延回路と；同Ａ／Ｄコンバータのディジ
タルデータ出力側に接続されたディジタルデータ入力装
置と、前記遅延回路の出力装置に接続されると共にクロ
スオーバを表す出力信号の２進状態に反応する記憶制御
入力装置と、更にディジタルデータ出力装置とを有する
ディジタルレジスタと；同Ａ／Ｄコンバータのディジタ
ルデータ出力側に接続されたディジタルデータ加算入力
装置と、同ディジタルレジスタのディジタルデータ出力
側に接続されたディジタルデータ減算入力装置と、同Ａ
／Ｄコーディング回路の出力を構成するディジタルデー
タ出力装置とを有するディジタル減算器；を具備してい
る。
【０００８】
【課題を解決するための手段】レーダ送信システム（図
示せず）を有する図１の従来の標準的なレーダ受信シス
テムは、デュプレクサ１１を介してレーダアンテナ１０
に接続している。このレーダシステムは、特に低雑音増
幅器によって構成されたマイクロ波段（ＵＨＦ）１２が
初段に存在している。このマイクロ波段１２に続いて、
第１復調器を有する中間周波段１３が設けられている。
この中間周波段１３によって受信信号はマイクロ波帯域
から数十メガヘルツの高周波帯域に移行される。この中
間周波段１３は、整合フィルタ１４に接続され、更に、
直交型復調器即ち位相／振幅復調器（ＰＡＤ）１５に接
続されている。この復調器１５の同相および直角位相ビ
デオ出力側が、２つのＡ／Ｄコンバータ１６、１７の入
力側に接続されている。これらＡ／Ｄコンバータ１６、
１７のそれぞれが、ゼロオフセット訂正回路１８、１９
に接続されている。
示せず）を有する図１の従来の標準的なレーダ受信シス
テムは、デュプレクサ１１を介してレーダアンテナ１０
に接続している。このレーダシステムは、特に低雑音増
幅器によって構成されたマイクロ波段（ＵＨＦ）１２が
初段に存在している。このマイクロ波段１２に続いて、
第１復調器を有する中間周波段１３が設けられている。
この中間周波段１３によって受信信号はマイクロ波帯域
から数十メガヘルツの高周波帯域に移行される。この中
間周波段１３は、整合フィルタ１４に接続され、更に、
直交型復調器即ち位相／振幅復調器（ＰＡＤ）１５に接
続されている。この復調器１５の同相および直角位相ビ
デオ出力側が、２つのＡ／Ｄコンバータ１６、１７の入
力側に接続されている。これらＡ／Ｄコンバータ１６、
１７のそれぞれが、ゼロオフセット訂正回路１８、１９
に接続されている。
【０００９】図１のレーダ受信システムによって受信し
た信号のディジタルモードへの変換動作は、ビディオ信
号のレベルにおいてのみ行われており、これによって変
換周波数を最大限に低下させている。しかし、直交型ア
ナログ復調器およびＡ／Ｄコンバータの構造上の欠陥に
よって、ビディオ信号のディジタル化された同相および
直角位相成分中に、温度、供給電圧、および送信キャリ
アの周波数等の種々のパラメータの関数として発生する
寄生ＤＣ成分が発生する欠点がある状況を防止すること
は不可能である。これら寄生ＤＣラインを除去するため
に、通常、ゼロオフセット訂正回路を利用して、これら
寄生ＤＣラインの振幅を演算によって決定し、その結
果、レーダ波の送受信の休止中に受信したノイズの平均
値を得、これら平均値をＡ／Ｄコンバータの出力信号か
ら差し引いている。これらゼロオフセット訂正回路は、
ディジタル回路のため、構造が比較的複雑であると共に
高コストとなってしまう欠点がある。更にまた、同回路
の動作のために、レーダ波の送受信休止期間を設定しな
ければならないので、レーダの動作時間が少なくなると
共に、ジャミングに対して無防備となってしまう欠点が
ある。
た信号のディジタルモードへの変換動作は、ビディオ信
号のレベルにおいてのみ行われており、これによって変
換周波数を最大限に低下させている。しかし、直交型ア
ナログ復調器およびＡ／Ｄコンバータの構造上の欠陥に
よって、ビディオ信号のディジタル化された同相および
直角位相成分中に、温度、供給電圧、および送信キャリ
アの周波数等の種々のパラメータの関数として発生する
寄生ＤＣ成分が発生する欠点がある状況を防止すること
は不可能である。これら寄生ＤＣラインを除去するため
に、通常、ゼロオフセット訂正回路を利用して、これら
寄生ＤＣラインの振幅を演算によって決定し、その結
果、レーダ波の送受信の休止中に受信したノイズの平均
値を得、これら平均値をＡ／Ｄコンバータの出力信号か
ら差し引いている。これらゼロオフセット訂正回路は、
ディジタル回路のため、構造が比較的複雑であると共に
高コストとなってしまう欠点がある。更にまた、同回路
の動作のために、レーダ波の送受信休止期間を設定しな
ければならないので、レーダの動作時間が少なくなると
共に、ジャミングに対して無防備となってしまう欠点が
ある。
【００１０】図２の従来のレーダ受信システムでは、中
間周波段の出力を到達次第ディジタルモードに移行する
ことによって直交型復調器のアナログ構成による欠点を
除去できる。
間周波段の出力を到達次第ディジタルモードに移行する
ことによって直交型復調器のアナログ構成による欠点を
除去できる。
【００１１】前述通り、このレーダ送信システム（図示
せず）付きレーダ受信システムは、デュプレッサ１１を
介してレーダアンテナ１０に接続しており、その入力側
にマイクロ波段１２が設けられ、その後段に、中間周波
段１３と整合フィルタ１４とが設けられている。しかし
ながら、この整合フィルタ１４の出力側には、Ａ／Ｄコ
ンバータ２０が設けられ、その後段には、二重乗算器２
１０より構成される直交型ディジタル復調器が設けられ
ている。この二重乗算器２１０によって、Ａ／Ｄコンバ
ータ２０の出力ディジタルサンプルと、ｓｉｎ２πｆi
ｔ及びｃｏｓ２πｆi ｔとを乗算する。なおｆi は中間
キャリア周波数でありまた、２つの有限インパルス応答
型低域ディジタルフィルタ２２０と２３０とで高いビー
トを除去している。
せず）付きレーダ受信システムは、デュプレッサ１１を
介してレーダアンテナ１０に接続しており、その入力側
にマイクロ波段１２が設けられ、その後段に、中間周波
段１３と整合フィルタ１４とが設けられている。しかし
ながら、この整合フィルタ１４の出力側には、Ａ／Ｄコ
ンバータ２０が設けられ、その後段には、二重乗算器２
１０より構成される直交型ディジタル復調器が設けられ
ている。この二重乗算器２１０によって、Ａ／Ｄコンバ
ータ２０の出力ディジタルサンプルと、ｓｉｎ２πｆi
ｔ及びｃｏｓ２πｆi ｔとを乗算する。なおｆi は中間
キャリア周波数でありまた、２つの有限インパルス応答
型低域ディジタルフィルタ２２０と２３０とで高いビー
トを除去している。
【００１２】整合フィルタ１４の出力におけるレーダ受
信信号Ｙ（ｔ）は、キャリアを中間周波数ｆi で変調す
るビディオ信号Ｓ（ｔ）の形態を有している： Y(t) = S(t) exp (-j 2 πfi t) 図３に示したように、この信号は、成分３０およびイメ
ージ成分３１を含む周波数スペクトルを有している。成
分３０は、正周波数領域内の周波数ｆi を中心とする帯
域内に存在し、イメージ成分３１は、負周波数領域内の
周波数 -ｆi を中心とするものである。
信信号Ｙ（ｔ）は、キャリアを中間周波数ｆi で変調す
るビディオ信号Ｓ（ｔ）の形態を有している： Y(t) = S(t) exp (-j 2 πfi t) 図３に示したように、この信号は、成分３０およびイメ
ージ成分３１を含む周波数スペクトルを有している。成
分３０は、正周波数領域内の周波数ｆi を中心とする帯
域内に存在し、イメージ成分３１は、負周波数領域内の
周波数 -ｆi を中心とするものである。
【００１３】レーダ受信信号は、周波数Ｆｅでサンプリ
ングされるＡ／Ｄコンバータ２０を経て、以下の信号と
なる：
ングされるＡ／Ｄコンバータ２０を経て、以下の信号と
なる：
【００１４】
【数１】
【００１５】とすると、
【００１６】
【数２】
【００１７】になる。これによって、乗算器２１が簡単
になる。即ち、同相成分には、ｓｉｎ±とｓｉｎ±πと
を乗じ、直角位相成分には、ｃｏｓ±π／２とｃｏｓ±
πとを乗じるだけでよい。
になる。即ち、同相成分には、ｓｉｎ±とｓｉｎ±πと
を乗じ、直角位相成分には、ｃｏｓ±π／２とｃｏｓ±
πとを乗じるだけでよい。
【００１８】図４は、Ａ／Ｄコンバータの出力信号の周
波数スペクトルを表し、この周波数は以下のようにな
る：
波数スペクトルを表し、この周波数は以下のようにな
る：
【００１９】
【数３】
【００２０】この周波数スペクトルには、２つの対称な
成分４０および４１が現れ、一方の中心周波数はＦｅ／
４で、他方の中心周波数は−Ｆｅ／４であり、また、Ａ
／Ｄコンバータのオフセット電圧に起因するＤＣ寄生ラ
イン４２が存在する。それら成分の繰り返し成分４３、
４４、４５および４６、４７、４８の中心周波数はＦｅ
および−Ｆｅである。
成分４０および４１が現れ、一方の中心周波数はＦｅ／
４で、他方の中心周波数は−Ｆｅ／４であり、また、Ａ
／Ｄコンバータのオフセット電圧に起因するＤＣ寄生ラ
イン４２が存在する。それら成分の繰り返し成分４３、
４４、４５および４６、４７、４８の中心周波数はＦｅ
および−Ｆｅである。
【００２１】図５は、乗算器２１の出力信号の周波数ス
ペクトルを表し、これは、乗算器２１の入力信号の周波
数スペクトルを、周波数Ｆｅ／４だけ移動させたもので
ある。
ペクトルを表し、これは、乗算器２１の入力信号の周波
数スペクトルを、周波数Ｆｅ／４だけ移動させたもので
ある。
【００２２】図６は、ディジタルフィルタ２２０、２３
０の出力信号の周波数スペクトルを示し、これらディジ
タルフィルタによって、−Ｆｅ／２、Ｆｅ／２、３／２
・Ｆｅを中心周波数とする繰り返し成分が除去されてい
る。Ａ／Ｄコンバータ２０のオフセット電圧に起因する
寄生ラインが有効帯域の終端で再生されており、これ
は、ディジタルフィルタ２２０、２３０が、無限に急峻
なカットオフ特性を有していないからである。従って、
このような寄生ラインを除去する必要がある。この除去
は、従来のオフセット電圧訂正回路をＡ／Ｄコンバータ
の出力側に設けることによって実現でき、更に好適に
は、図７に示したようなゼロオフセット自動補償機能付
きＡ／Ｄコーディング回路を、Ａ／Ｄコンバータとして
利用することによって除去できる。
０の出力信号の周波数スペクトルを示し、これらディジ
タルフィルタによって、−Ｆｅ／２、Ｆｅ／２、３／２
・Ｆｅを中心周波数とする繰り返し成分が除去されてい
る。Ａ／Ｄコンバータ２０のオフセット電圧に起因する
寄生ラインが有効帯域の終端で再生されており、これ
は、ディジタルフィルタ２２０、２３０が、無限に急峻
なカットオフ特性を有していないからである。従って、
このような寄生ラインを除去する必要がある。この除去
は、従来のオフセット電圧訂正回路をＡ／Ｄコンバータ
の出力側に設けることによって実現でき、更に好適に
は、図７に示したようなゼロオフセット自動補償機能付
きＡ／Ｄコーディング回路を、Ａ／Ｄコンバータとして
利用することによって除去できる。
【００２３】本発明の一実施例によるこのＡ／Ｄコーデ
ィング回路は、このコーディング回路のアナログ入力側
に接続された１つのアナログデータ入力と、ｎ個のパラ
レルビットを有する１つのディジタルサンプル出力とを
有し、パラレル入力信号を変換時間「ｔｏ」でディジタ
ルサンプル列に変換するＡ／Ｄコンバータ５０と；同Ａ
／Ｄコンバータへの入力アナログ信号に対して作動し
て、一方の状態がクロスオーバを表し、他の状態がクロ
スオーバを表さない２進信号を供給するクロスオーバ検
出器５１と；同クロスオーバ検出器５１の後段に配置さ
れ、同検出器から出力される２進信号を、前記変換時間
だけ遅延する遅延回路５２と；同Ａ／Ｄコンバータ５０
のディジタルデータ出力側に接続されたディジタルデー
タ入力装置と、前記遅延回路５２の出力装置に接続され
ると共にクロスオーバを表す出力信号の２進状態に反応
する記憶制御入力装置と、更にディジタルデータ出力装
置とを有するディジタルレジスタ５３と；同Ａ／Ｄコン
バータ５０のディジタルデータ出力側に接続されたディ
ジタルデータ加算入力装置と、同ディジタルレジスタ５
３のディジタルデータ出力側に接続されたディジタルデ
ータ減算入力装置と、同Ａ／Ｄコーディング回路の出力
を構成するディジタルデータ出力装置とを有するディジ
タル減算器５４；を備えている。
ィング回路は、このコーディング回路のアナログ入力側
に接続された１つのアナログデータ入力と、ｎ個のパラ
レルビットを有する１つのディジタルサンプル出力とを
有し、パラレル入力信号を変換時間「ｔｏ」でディジタ
ルサンプル列に変換するＡ／Ｄコンバータ５０と；同Ａ
／Ｄコンバータへの入力アナログ信号に対して作動し
て、一方の状態がクロスオーバを表し、他の状態がクロ
スオーバを表さない２進信号を供給するクロスオーバ検
出器５１と；同クロスオーバ検出器５１の後段に配置さ
れ、同検出器から出力される２進信号を、前記変換時間
だけ遅延する遅延回路５２と；同Ａ／Ｄコンバータ５０
のディジタルデータ出力側に接続されたディジタルデー
タ入力装置と、前記遅延回路５２の出力装置に接続され
ると共にクロスオーバを表す出力信号の２進状態に反応
する記憶制御入力装置と、更にディジタルデータ出力装
置とを有するディジタルレジスタ５３と；同Ａ／Ｄコン
バータ５０のディジタルデータ出力側に接続されたディ
ジタルデータ加算入力装置と、同ディジタルレジスタ５
３のディジタルデータ出力側に接続されたディジタルデ
ータ減算入力装置と、同Ａ／Ｄコーディング回路の出力
を構成するディジタルデータ出力装置とを有するディジ
タル減算器５４；を備えている。
【００２４】クロスオーバ検出器５１を利用して、Ａ／
Ｄコンバータ５０のディジタル出力のＬＳＤに対応する
値より絶対値が小さな電圧振幅値を、このＡ／Ｄコンバ
ータ５０のアナログ入力信号が保持する瞬間を検出す
る。その各瞬間に、このＡ／Ｄコンバータ５０からそれ
自身のオフセット電圧に相当するディジタル値が出力さ
れる。また、遅延回路５２を用いて、Ａ／Ｄコンバータ
５０の変換時間「ｔｏ」を考慮して、同Ａ／Ｄコンバー
タのオフセット電圧に有効に相当する、同コンバータの
ディジタル出力値をディジタルレジスタ５０に記憶させ
ている。また、ディジタル減算器５４によって、Ａ／Ｄ
コンバータ５０によって供給されたすべてのディジタル
サンプルから、最後に測定したオフセット電圧値を系統
的に減算することが可能になっている。
Ｄコンバータ５０のディジタル出力のＬＳＤに対応する
値より絶対値が小さな電圧振幅値を、このＡ／Ｄコンバ
ータ５０のアナログ入力信号が保持する瞬間を検出す
る。その各瞬間に、このＡ／Ｄコンバータ５０からそれ
自身のオフセット電圧に相当するディジタル値が出力さ
れる。また、遅延回路５２を用いて、Ａ／Ｄコンバータ
５０の変換時間「ｔｏ」を考慮して、同Ａ／Ｄコンバー
タのオフセット電圧に有効に相当する、同コンバータの
ディジタル出力値をディジタルレジスタ５０に記憶させ
ている。また、ディジタル減算器５４によって、Ａ／Ｄ
コンバータ５０によって供給されたすべてのディジタル
サンプルから、最後に測定したオフセット電圧値を系統
的に減算することが可能になっている。
【００２５】上述したＡ／Ｄコーディング回路を採用す
ることによって、レーダ受信システムにおいて、オフセ
ット電圧による妨害効果を補正する為にレーダ波の送受
信休止等の特定の方策を講じる必要が無くなると共に、
この送受信休止期間中に受信したノイズの平均値を得る
ために、複雑なディジタル回路を採用する必要も無くな
る。
ることによって、レーダ受信システムにおいて、オフセ
ット電圧による妨害効果を補正する為にレーダ波の送受
信休止等の特定の方策を講じる必要が無くなると共に、
この送受信休止期間中に受信したノイズの平均値を得る
ために、複雑なディジタル回路を採用する必要も無くな
る。
【００２６】図７に示したように、２つのコンパレータ
５１０、５１１と１つのＮＡＮＤタイプの論理ゲート５
１２とによって、上記クロスオーバ検出器５１を構成で
きる。正論理が、論理レベル１に割り当てられた正バイ
アスを有し、ディジタルレジスタ５３が論理レベル０の
能動記憶コマンドを有する場合には、第１コンパレータ
５１０は、Ａ／Ｄコンバータ５０のディジタル信号のＬ
ＳＤに相当する値以下の正の基準電圧＋Ｖ1 に沿った加
算入力、及び、Ａ／Ｄコンバータ５０のアナログデータ
入力に接続された減算入力を有することができ、一方、
第２コンパレータ５１１は、Ａ／Ｄコンバータ５０のア
ナログデータ入力に接続された加算入力および、電圧基
準値−Ｖ1 に沿った減算入力を有することができ、従っ
てこれら２つのコンパレータ５１０、５１１の出力は、
Ａ／Ｄコンバータ５０のアナログデータ入力の電圧が±
Ｖ1 の範囲、即ち、このコンバータ５０のＬＳＤに対応
する電圧値より絶対値で小さい場合においてのみ、正の
電圧、即ち論理レベル１に同時になる。これら２つの論
理レベル１信号は、ＮＡＮＤゲート５１２の入力に供給
され、同ゲートの出力は論理レベル０となる。この論理
レベル０は、Ａ／Ｄコンバータ５０のアナログデータ入
力のクロスオーバの特性を表す。
５１０、５１１と１つのＮＡＮＤタイプの論理ゲート５
１２とによって、上記クロスオーバ検出器５１を構成で
きる。正論理が、論理レベル１に割り当てられた正バイ
アスを有し、ディジタルレジスタ５３が論理レベル０の
能動記憶コマンドを有する場合には、第１コンパレータ
５１０は、Ａ／Ｄコンバータ５０のディジタル信号のＬ
ＳＤに相当する値以下の正の基準電圧＋Ｖ1 に沿った加
算入力、及び、Ａ／Ｄコンバータ５０のアナログデータ
入力に接続された減算入力を有することができ、一方、
第２コンパレータ５１１は、Ａ／Ｄコンバータ５０のア
ナログデータ入力に接続された加算入力および、電圧基
準値−Ｖ1 に沿った減算入力を有することができ、従っ
てこれら２つのコンパレータ５１０、５１１の出力は、
Ａ／Ｄコンバータ５０のアナログデータ入力の電圧が±
Ｖ1 の範囲、即ち、このコンバータ５０のＬＳＤに対応
する電圧値より絶対値で小さい場合においてのみ、正の
電圧、即ち論理レベル１に同時になる。これら２つの論
理レベル１信号は、ＮＡＮＤゲート５１２の入力に供給
され、同ゲートの出力は論理レベル０となる。この論理
レベル０は、Ａ／Ｄコンバータ５０のアナログデータ入
力のクロスオーバの特性を表す。
【００２７】遅延回路５２はＡ／Ｄコンバータ５０のサ
ンプリング周波数ｆｅでレートが設定されるオフセット
レジスタで構成することができる。図７においては、上
記実施例は、５段が存在し、即ち、Ａ／Ｄコンバータ５
０の変換時間「ｔｏ」は５サンプリング周期の持続に相
当するものと仮定した。
ンプリング周波数ｆｅでレートが設定されるオフセット
レジスタで構成することができる。図７においては、上
記実施例は、５段が存在し、即ち、Ａ／Ｄコンバータ５
０の変換時間「ｔｏ」は５サンプリング周期の持続に相
当するものと仮定した。
【００２８】減算回路５４は、図示したように、２入力
端子を有するディジタル加算器５４０によって構成する
ことができ、これら２入力の一方の前段には、記号イン
バーター５４１が設けられている。
端子を有するディジタル加算器５４０によって構成する
ことができ、これら２入力の一方の前段には、記号イン
バーター５４１が設けられている。
【図１】ビディオ帯域でＡ／Ｄコンバータを実現した従
来の標準的なレーダ受信システムのダイヤグラムであ
る。
来の標準的なレーダ受信システムのダイヤグラムであ
る。
【図２】中間周波数帯域でＡ／Ｄコンバータを実現し
た、従来の近代的なレーダ受信システムのダイヤグラム
である。
た、従来の近代的なレーダ受信システムのダイヤグラム
である。
【図３】図２に示した近代的なレーダ受信システムの種
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
【図４】図２に示した近代的なレーダ受信システムの種
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
【図５】図２に示した近代的なレーダ受信システムの種
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
【図６】図２に示した近代的なレーダ受信システムの種
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
々の回路上で得られる信号の周波数スペクトルを示すグ
ラフである。
【図７】本発明によるゼロオフセット自動補償機能つき
Ａ／Ｄコーディング回路を示すダイヤグラムである。
Ａ／Ｄコーディング回路を示すダイヤグラムである。
１０ アンテナ １１ デュプレッサ １４ 整合フィルタ １６、１７、２０、５０ Ａ／Ｄコンバータ ５１ クロスオーバー検出回路 ５２ 遅延回路 ５３ ディジタルレジスタ ５４ ディジタル減算器 ５１０、５１１ コンパレータ ５４０ ディジタル加算器 ５４１ インバータ
Claims (4)
- 【請求項１】 自動的クロスオーバーを有するアナログ
入力信号と共に作動する、ゼロオフセット自動補償機能
を有するＡ／Ｄコーディング回路において、 アナログデータ入力およびディジタルデータ出力を有
し、入力アナログ信号を変換時間「ｔｏ」でディジタル
サンプル列に変換するＡ／Ｄコンバータと；該Ａ／Ｄコ
ンバータへの入力アナログ信号に対して作動して、一方
の状態がクロスオーバを表し、他の状態がクロスオーバ
を表さない２進信号を供給するクロスオーバ検出器と；
該クロスオーバ検出器の後段に配置され、該検出器から
出力される２進信号を、前記変換時間だけ遅延する遅延
回路と；該Ａ／Ｄコンバータのディジタルデータ出力側
に接続されたディジタルデータ入力装置と、前記遅延回
路の出力装置に接続されると共にクロスオーバを表す出
力信号の２進状態に反応する記憶制御入力装置と、更に
ディジタルデータ出力装置とを有するディジタルレジス
タと；該Ａ／Ｄコンバータのディジタルデータ出力側に
接続されたディジタルデータ加算入力装置と、該ディジ
タルレジスタのディジタルデータ出力側に接続されたデ
ィジタルデータ減算入力装置と、該Ａ／Ｄコーディング
回路の出力を構成するディジタルデータ出力装置とを有
するディジタル減算器；とを備えたことを特徴とするＡ
／Ｄコーディング回路。 - 【請求項２】 該クロスオーバ検出器が２つのコンパレ
ータと倫理ゲートを備え、 一方のコンパレータは正の閾値電圧を有し、 他のコンパレータは負の閾値電圧を有し、 該閾値電圧は、その絶対値が、該Ａ／Ｄコンバータのデ
ィジタルデータ出力のＬＳＤに対応する電圧値以下であ
り、 該論理ゲートは、２つの該コンパレータの出力状態を組
み合わせて、該Ａ／Ｄコンバータのアナログデータ入力
のクロスオーバに個々の論理レベルを対応させるもので
ある、請求項１記載の回路。 - 【請求項３】 該遅延回路が、該Ａ／Ｄコンバータのサ
ンプリング周波数でレートが設定されるシフトレジスタ
である、請求項１記載の回路。 - 【請求項４】 該ディジタル減算器が２入力端子付きデ
ィジタル加算器を備え、これら入力端子の一方が記号イ
ンバータの後段に設けられている請求項１記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9211451A FR2696300B1 (fr) | 1992-09-25 | 1992-09-25 | Circuit de codage analogique-numérique à compensation automatique du décalage du zéro. |
| FR9211451 | 1992-09-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216773A true JPH06216773A (ja) | 1994-08-05 |
Family
ID=9433894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238285A Pending JPH06216773A (ja) | 1992-09-25 | 1993-09-24 | ゼロオフセット用自動補償機能付きａ／ｄコーディング回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5424738A (ja) |
| EP (1) | EP0589749B1 (ja) |
| JP (1) | JPH06216773A (ja) |
| KR (1) | KR940008274A (ja) |
| CA (1) | CA2106268A1 (ja) |
| DE (1) | DE69305473T2 (ja) |
| FR (1) | FR2696300B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102879020A (zh) * | 2011-07-01 | 2013-01-16 | Em微电子-马林有限公司 | 用于减小物理参数测量期间的非线性的方法以及用于实现该方法的电子电路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1011899A (ja) * | 1996-06-27 | 1998-01-16 | Canon Inc | デジタル信号処理装置 |
| US5793318A (en) * | 1997-02-05 | 1998-08-11 | Hewlett-Packard Company | System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter |
| KR100492988B1 (ko) * | 1997-10-28 | 2005-09-16 | 삼성전자주식회사 | 아날로그-디지탈변환회로 |
| KR100284285B1 (ko) * | 1998-11-26 | 2001-03-02 | 김영환 | 싸이클릭 아날로그/디지털 변환기 |
| US6177901B1 (en) | 1999-02-03 | 2001-01-23 | Li Pan | High accuracy, high speed, low power analog-to-digital conversion method and circuit |
| US8730074B1 (en) * | 2013-01-14 | 2014-05-20 | Intel Corporation | Successive approximation analog-to-digital conversion with gain control for tuners |
| DE102014014449A1 (de) * | 2014-09-26 | 2016-03-31 | Giesecke & Devrient Gmbh | Verfahren und Sicherheitsmodul zum Empfang von zwei Signalen |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982241A (en) * | 1974-08-19 | 1976-09-21 | Digital Equipment Corporation | Self-zeroing analog-to-digital conversion system |
| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
| DE3031592C2 (de) * | 1980-08-21 | 1987-01-22 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Nullpunktabgleich des durch einen Operationsverstärker realisierten Analogwertvergleichers eines unter Verwendung eines Digital-Analog-Wandlers nach dem Iterativprinzip arbeitenden Analog-Digital-Wandlers, insbesondere bei dessen Zugehörigkeit zu einer Einrichtung zur Analog-Digital-Wandlung und umgekehrt zur Digital-Analog-Wandlung (Codec) |
| US4390864A (en) * | 1981-05-11 | 1983-06-28 | Ormond A Newman | Analog to digital converter without zero drift |
| US4608553A (en) * | 1981-05-11 | 1986-08-26 | Ormond A Neuman | Analog to digital converter without zero drift |
| JPS61292067A (ja) * | 1985-06-19 | 1986-12-22 | Mitsubishi Electric Corp | 電力量測定方法 |
| JPS6416024A (en) * | 1987-07-09 | 1989-01-19 | Matsushita Electric Ind Co Ltd | Offset correction type analog/digital converter |
| USRE34428E (en) * | 1988-12-02 | 1993-11-02 | John Fluke Mfg. Co., Inc. | Analog-to-digital converter with offset voltage polarity inversion |
| US5101395A (en) * | 1990-06-11 | 1992-03-31 | International Business Machines Corporation | Data detection employing high-speed baseline tracking compensation |
| JP2924373B2 (ja) * | 1990-11-02 | 1999-07-26 | 日本電気株式会社 | Ａ／ｄ変換回路 |
| JP3568327B2 (ja) * | 1996-06-26 | 2004-09-22 | 日本合成化学工業株式会社 | パージング剤 |
-
1992
- 1992-09-25 FR FR9211451A patent/FR2696300B1/fr not_active Expired - Fee Related
-
1993
- 1993-09-10 EP EP93402205A patent/EP0589749B1/fr not_active Expired - Lifetime
- 1993-09-10 DE DE69305473T patent/DE69305473T2/de not_active Expired - Fee Related
- 1993-09-15 CA CA002106268A patent/CA2106268A1/fr not_active Abandoned
- 1993-09-21 US US08/124,208 patent/US5424738A/en not_active Expired - Fee Related
- 1993-09-24 KR KR1019930019625A patent/KR940008274A/ko not_active Application Discontinuation
- 1993-09-24 JP JP5238285A patent/JPH06216773A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102879020A (zh) * | 2011-07-01 | 2013-01-16 | Em微电子-马林有限公司 | 用于减小物理参数测量期间的非线性的方法以及用于实现该方法的电子电路 |
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| Publication number | Publication date |
|---|---|
| EP0589749B1 (fr) | 1996-10-16 |
| KR940008274A (ko) | 1994-04-29 |
| DE69305473T2 (de) | 1997-02-27 |
| FR2696300B1 (fr) | 1994-11-18 |
| EP0589749A1 (fr) | 1994-03-30 |
| DE69305473D1 (de) | 1996-11-21 |
| CA2106268A1 (fr) | 1994-03-26 |
| FR2696300A1 (fr) | 1994-04-01 |
| US5424738A (en) | 1995-06-13 |
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Legal Events
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|---|---|---|---|
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| EXPY | Cancellation because of completion of term |