JPH06140354A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 コンタクトホールを全面的に覆わない状態で
設けられる幅の細い配線層において所望の幅を確保する
ことができる半導体装置の製造方法を提供することであ
る。 【構成】 コンタクトホールａが設けられた酸化膜３上
にバリアメタル層１１、Ａｌ層５、アモルファスシリコ
ンからなる膜９を順次形成する。次に、コンタクトホー
ルａの幅の領域内に位置するアモルファスシリコンから
なる膜９上にコンタクトホールａの幅寸法ｗよりも小さ
な幅寸法ｘを有するレジスト構造体１６ａを形成する。
レジスト構造体１６ａをマスクとしてアモルファスシリ
コンからなる膜９、Ａｌ層５をエッチングする。さら
に、パターン化されたＡｌ層上からアモルファスシリコ
ンからなる膜９およびレジスト構造体１６ａを除去した
後、パターン化されたＡｌ層５をマスクとしてバリアメ
タル層１１をエッチングする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。

【０００２】

【従来の技術】近年、著しい性能向上の要求に対処する
べく、同一半導体基板内にダイオード、トランジスタ等
の半導体素子が作り込まれた半導体装置が実現化され、
数多く製造されている。

【０００３】このような半導体装置においては、同一半
導体基板内に作り込まれた複数の半導体素子間を効率よ
く配線することが重要である。

【０００４】以下、このような半導体装置の製造方法、
特に半導体素子間を電気的に接続する配線層の形成方法
について説明する。

【０００５】図８〜図１１は、従来の半導体装置の製造
方法を工程順に示した断面図である。

【０００６】図８に示すように、従来法に従って、Ｐ型
の半導体基板２０の主表面に、比較的高濃度のＮ⁺ 型フ
ローティングコレクタ２１が形成され、このＮ⁺ 型フロ
ーティングコレクタ２１上に比較的低濃度のＮ^- 型エピ
タキシャル層２２が形成される。さらに、Ｎ^- 型エピタ
キシャル層２２の素子形成領域にＰ型ベース領域２３お
よび比較的高濃度のＰ⁺ 型外部ベース領域２４が形成さ
れる。

【０００７】さらに、Ｎ^- エピタキシャル層２２の素子
形成領域上に、ＣＶＤにより酸化膜３３を形成する。こ
の酸化膜３３は半導体素子表面を保護する保護膜として
機能する。

【０００８】次に、Ｐ⁺ 型外部ベース領域２４、Ｐ型ベ
ース領域２３の各々に対応する所定の領域上の酸化膜３
３を等方性エッチングおよび異方性エッチングにより選
択的に除去し、コンタクトホールａ，ｂを形成する。

【０００９】次に、酸化膜３３に設けられたコンタクト
ホールｂからＰ型ベース領域２３内の所定の領域にＮ型
不純物である砒素イオン（Ａｓ⁺ ）をイオン注入し、ア
ニール処理を施すことで、比較的高濃度のＮ⁺ 型エミッ
タ領域３５を形成する。

【００１０】その後、コンタクトホールａに対応するＰ
⁺ 型外部ベース領域２４に、またコンタクトホールｂに
対応するＮ⁺ 型エミッタ領域３５にスパッタ法により金
属シリサイド膜３４を形成する。

【００１１】次に、酸化膜３３および金属シリサイド膜
３４を覆うように、素子形成領域全面上にスパッタ法に
よりバリアメタル（ＴｉＷ）層２５を形成しする。さら
に、バリアメタル層２５を覆うように、蒸着法によりア
ルミニウム層２６を形成する。さらに、この後、アルミ
ニウム層２６上に膜厚１μｍのレジスト層２７を堆積す
る。

【００１２】さらに、図９に示すように、堆積したレジ
スト層２７に所望の配線層に対応するパターン形状のマ
スク３６を用いて光を照射し、露光させる。露光後、現
像を行なうことで、図１０に示すようなレジストパター
ン構造体２８ａ，２８ｂがアルミニウム層２６上に形成
される。

【００１３】次に、このレジストパターン構造体２８
ａ，２８ｂをマスクとして、ドライエッチングによりバ
リアメタル層２５上からアルミニウム層２６を選択的に
除去する。

【００１４】さらに、レジストパターン構造体２８ａ，
２８ｂを熱リン酸等により除去した後、残存したアルミ
ニウム層２６をマスクとして、ウエットエッチングによ
り酸化膜３３および金属シリサイド膜３４上からバリア
メタル層２５を選択的に除去する。

【００１５】これにより、図１１に示すように、酸化膜
３３の表面が露出されるとともに、金属シリサイド膜３
４を介してＰ⁺ 型外部ベース領域２４に接触され、バリ
アメタル層２５およびアルミニウム層２６からなる配線
層３０がコンタクトホールａ上に形成され、また金属シ
リサイド膜３４を介してＮ⁺ 型エミッタ領域３５に接触
され、バリアメタル層２５およびアルミニウム層２６か
らなる配線層４０がコンタクトホールｂ上に形成され
る。

【００１６】その後、素子形成領域全面上に層間絶縁膜
（図示せず）を形成することで、同一基板２０上に作り
込まれた複数の半導体素子が配線層により電気的に接続
される構造が完成する。

【００１７】

【発明が解決しようとする課題】半導体基板の主面内に
複数の半導体素子が作り込まれた半導体装置では、素子
形成領域においてコンタクトホール同士の間隔が狭く配
置されてしまうことがある。

【００１８】このような場合には、コンタクトホールに
形成される複数の配線層間で短絡が生じないようにする
ため、図１２に示すように、一部の配線層の幅を細く設
定することで、配線層間の間隔取りを行なっていた。

【００１９】しかしながら、前述した従来の製造方法に
従ってこのような配線層を形成しようとすると、図に示
すように、特にコンタクトホールａを全面的に覆わない
状態で設けられる、幅の細い配線層３０においては、コ
ンタクトホールａの領域内に破線で示した理想の幅に比
べて実際の幅が極端に細くなってしまうことがあった。

【００２０】このため、半導体装置において配線抵抗が
著しく上昇したり、あるいは半導体素子の信頼性が低下
してしまうという問題が生じていた。

【００２１】本発明は、上述した従来の問題点を解決す
るためになされたものであって、コンタクトホールを全
面的に覆わない状態で設けられる幅の細い配線層におい
て所望の幅を確保することができる半導体装置の製造方
法を提供することを目的とする。

【００２２】

【課題を解決するための手段】発明者は、半導体素子間
を接続する導電層を半導体基板上に形成する際、特にコ
ンタクトホールを全面的に覆わない状態で設けられる導
電層において、導電層の幅がコンタクトホール上で極端
に細くなってしまう原因を解明するため鋭意検討を行な
った結果、フォトリソグラフィの際に、除去したい領域
のレジスト層を露光させるために照射する光の一部が、
特にコンタクトホール開口部付近において、一旦レジス
ト層を透過した後、レジスト層直下の湾曲した金属層表
面で反射され、これにより金属層周囲の除去したくない
領域のレジスト層までもが露光されてしまうことが主な
原因であることを見出し、これを解消するべく本発明を
完成するに至ったものである。

【００２３】本発明の半導体基板の主面に作り込まれた
複数の半導体素子間が、絶縁膜を介して設けられた導電
層により電気的に接続される半導体装置の製造方法によ
れば、導電層を形成するに際して、まず複数の半導体素
子が作り込まれた半導体基板上に絶縁層を形成する。次
に複数の半導体素子の所定の領域に対応する絶縁膜を選
択的に除去してコンタクトホールを形成し、コンタクト
ホールの壁面を覆うように金属層を堆積する。さらに、
金属層の少なくともコンタクトホールの開口部に対応す
る領域上に、金属層を構成する金属材料よりも光に対す
る反射率が小さい物質から反射防止膜を形成する。次
に、金属層上にレジスト層を堆積した後、フォトリソグ
ラフィを用いて金属層を絶縁膜上から選択的に除去し
て、コンタクトホールに金属層からなる導電層を形成す
る。

【００２４】本発明において、金属層を構成する金属材
料よりも光に対する反射率が小さい物質として、アモル
ファスシリコン、チタンナイトライド等を好ましく用い
ることができる。

【００２５】

【作用】本発明に従う半導体装置の製造方法によれば、
導電層を形成するに際して、まず複数の半導体素子が作
り込まれた半導体基板上に絶縁膜を形成する。次に、複
数の半導体素子の所定の領域に対応する絶縁膜を選択的
に除去してコンタクトホールを形成し、コンタクトホー
ルの壁面を覆うように金属層を堆積することで、半導体
素子の所定の領域に金属層が接触する。

【００２６】さらに、少なくともコンタクトホールの開
口部に対応する領域の金属層上に、金属層を構成する金
属材料よりも光に対する反射率が小さい物質からなる反
射防止膜を形成する。これにより、金属層を覆うように
レジスト層を堆積させた後、導電層を形成したい所定の
領域を除く他の領域のレジスト層を露光させるために光
の照射を行なっても、従来のように（図１３参照）、照
射した光がレジスト層を透過した後、湾曲したコンタク
トホールの開口部で周囲のレジスト層に反射されること
はなくなり、レジスト層下に設けられる反射防止膜で効
率よく吸収される。したがって、コンタクトホール開口
部周囲の所望の領域以外の領域のレジスト層までが不必
要に露光されてしまうことは回避される。

【００２７】このため、光の照射後、現像を行なえば、
金属層上には導電層を形成したい所定の領域を精度よく
再現したレジスト構造体が形成される。このレジスト構
造体をマスクとして、さらに金属層を絶縁層上から選択
的に除去すれば、所望の幅を有する金属層を再現性よく
実現することができ、この金属層を半導体素子間を接続
する導電層とすることができる。

【００２８】本発明の半導体装置の製造方法をコンタク
トホールを全面に覆う一般的な導電層を形成する際に適
用しても効果的であるが、特にコンタクトホール上を全
面的に覆わない状態で設けられる幅の細い導電層を形成
する際に適用すれば、その効果はより顕著となる。

【００２９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３０】図１〜図６は、本発明の一実施例に従う半
導体装置の製造方法を工程順に示した断面図である。

【００３１】まず、図１に示すように、従来と同様にＰ
型の半導体基板２０の主表面に、比較的高濃度のＮ⁺ 型
フローティングコレクタ２１が形成され、このＮ⁺ 型フ
ローティングコレクタ２１上に比較的低濃度のＮ^- 型エ
ピタキシャル層２２が形成される。Ｎ^- 型エピタキシャ
ル層２２の素子形成領域にＰ型ベース領域２３および比
較的高濃度のＰ⁺ 型外部ベース領域２４が形成される。
さらに、Ｎ^- 型エピタキシャル層２２の素子形成領域上
に、ＣＶＤにより酸化膜３を形成する。この酸化膜３は
半導体素子表面を保護する保護膜として機能する。

【００３２】次に、Ｐ⁺ 型外部ベース領域２４、Ｐ型ベ
ース領域２３の各々に対応する所定の領域上の酸化膜３
を等方性エッチングおよび異方性エッチングにより選択
的に除去し、コンタクトホールａ，ｂを形成する。

【００３３】さらに、酸化膜３に設けられたコンタクト
ホールｂからＰ型ベース領域２３内の所定の領域にＮ型
不純物である砒素イオン（Ａｓ⁺ ）をイオン注入し、ア
ニール処理を施すことで、比較的高濃度のＮ⁺ 型エミッ
タ領域３５を形成する。

【００３４】その後、コンタクトホールａに対応するＰ
⁺ 型外部ベース領域２４表面に、またコンタクトホール
ｂに対応するＮ⁺ 型エミッタ領域３５表面にスパッタ法
により金属シリサイド膜１０を形成する。金属シリサイ
ド膜１０を形成することにより、コンタクト抵抗の上昇
を抑制することができる。

【００３５】次に、酸化膜３および金属シリサイド膜１
０を覆うように、素子形成領域全面上にスパッタ法によ
りバリアメタル（ＴｉＷ）層１１を形成する。さらに、
バリアメタル層１１を覆うように、蒸着法によりアルミ
ニウム膜５を形成する。さらに、このアルミニウム膜５
全面上にスパッタ法により厚み数百Å程度のアモルファ
スシリコンからなる膜９を形成する。アモルファスシリ
コンは、アルミニウムに比べて光に対する反射率が十分
に小さい物質である。

【００３６】この後、アモルファスシリコンからなる膜
９上に、膜厚１μｍのレジスト層６を堆積する。

【００３７】次に、図２に示すように、堆積したレジス
ト層６上に形成したい所望の配線層に対応するパターン
形状のマスク７を用いて光８を照射し、レジスト層６を
露光させる。

【００３８】ここで、コンタクトホールａ，ｂは互いに
狭い間隔で配置されているので、各コンタクトホール上
に形成するアルミニウム配線層に必要な間隔取りを行な
うため、コンタクトホールａ上にはコンタクトホールｂ
上に形成する配線層よりも幅の細い配線層を形成するも
のとする。

【００３９】そこで、コンタクトホールａ上の領域に
は、コンタクトホールの開口部よりも幅の細い領域ｘを
有するパターン、またコンタクトホールｂの領域上には
コンタクトホールの開口部を十分に覆う幅の広い領域ｙ
を有するパターンのマスク７を用いるものとする。

【００４０】露光後、現像を行なえば、図３に示すよう
に、マスク７の領域ｘに対応する部分にはパターンと等
しい幅に再現されたレジスト構造体１６ａが、またマス
ク７の領域ｙに対応する部分にはパターンと等しい幅に
再現されたレジスト構造体１６ｂがアモルファスシリコ
ンからなる膜９上に形成される。

【００４１】このようなレジストパターン構造体１６
ａ，１６ｂをマスクとして、反応性イオンエッチングに
よりバリアメタル層１１上からアモルファスシリコンか
らなる膜９およびアルミニウム膜５上を選択的に除去す
る。次に、ドライエッチングによりレジストパターン構
造体１６ａ，１６ｂをアモルファスシリコンからなる膜
９上からすべて除去する。

【００４２】さらに、アルミニウム膜５上に残存するア
モルファスシリコンからなる膜９をプラズマエッチング
により除去する。このとき、バリアメタル層１１が、保
護膜としての役割を果たし、金属シリサイド膜１０がダ
メージを受けることを防止する。

【００４３】次に、図５に示すように、アルミニウム膜
５をマスクとしてウエットエッチングにより絶縁膜３上
からバリアメタル層１１を除去する。これにより、図６
に示すように、酸化膜３の表面が露出されるとともに、
コンタクトホールａには、金属シリサイド膜１０を介し
てＰ⁺ 型外部ベース領域２４に接触し、アルミニウム層
５およびバリアメタル層１１からなる幅の細い配線層１
４が、またコンタクトホールｂには、金属シリサイド膜
１０を介してＮ⁺ 型エミッタ領域４に接触し、アルミニ
ウム層５およびバリアメタル層１１からなる幅の広い配
線層１５が形成される。この後、素子形成領域全面上に
層間絶縁膜を形成すれば、同一半導体基板２０上に作り
込まれた複数の半導体素子が配線層１４，１５により接
続される構造が完成する。

【００４４】図７は、上述した本実施例に従って製造さ
れた半導体装置の配線層を示す平面図である。

【００４５】図７に示すように、本実施例に従う製造方
法を用いれば、コンタクトホールａを全面的に覆わない
状態で設けられる幅の細い配線層１４においても、コン
タクトホールａの領域内で配線層の幅が極端に細くなる
ことは回避される。

【００４６】なお、上述した実施例においては、アルミ
ニウム膜１１上に光に対する反射率が小さい物質として
アモルファスシリコンからなる膜９を堆積してフォトリ
ソグラフィを行なう例について説明したが、アモルファ
スシリコンに代替するものとしてチタンナイトライド等
の他の物質を用いても構わない。

【００４７】

【発明の効果】本発明によれば、金属層の少なくともコ
ンタクトホール開口部に対応する領域上に、金属層を構
成する金属材料よりも光に対する反射率が小さい物質か
らなる反射防止膜を予め形成しておくことで、フォトリ
ソグラフィにおいて、金属層上に堆積したレジスト層に
光を照射し露光させても、コンタクトホール開口部上で
光の反射は起こらず、レジスト層が必要以上に露光され
てしまうことは回避される。したがって、このようなレ
ジスト層をマスクとして用い、金属層を絶縁膜上から選
択的に除去すれば、金属層がオーバーエッチングされる
ことはない。このため、金属層の幅が極めて細くなった
り、なくなったりすることはなく、コンタクトホールを
全面的に覆わない状態においても所望の幅が確保された
導電層を精度よく形成できるようになる。この結果、半
導体装置において配線抵抗の急激な上昇や素子間の信頼
性低下等の弊害が生じることはない。

【図面の簡単な説明】

【図１】本発明の実施例に従う半導体装置の第１の製造
工程を示す断面図である。

【図２】本発明の実施例に従う半導体装置の第２の製造
工程を示す断面図である。

【図３】本発明の実施例に従う半導体装置の第３の製造
工程を示す断面図である。

【図４】本発明の実施例に従う半導体装置の第４の製造
工程を示す断面図である。

【図５】本発明の実施例に従う半導体装置の第５の製造
工程を示す断面図である。

【図６】本発明の実施例に従う半導体装置の第６の製造
工程を示す断面図である。

【図７】本発明の実施例に従って製造された半導体装置
の配線層を示す平面図である。

【図８】従来の半導体装置の第１の製造工程を示す断面
図である。

【図９】従来の半導体装置の第２の製造工程を示す断面
図である。

【図１０】従来の半導体装置の第３の製造工程を示す断
面図である。

【図１１】従来の半導体装置の第４の製造工程を示す断
面図である。

【図１２】従来技術に従って製造された半導体装置の配
線層を示す平面図である。

【図１３】従来技術に従ってレジスト層を露光させる工
程を示す断面図である。

【符号の説明】

３ 酸化膜 ４ Ｎ⁺ 型エミッタ領域 ５ アルミニウム膜 ６ レジスト層 ７ マスク ８ 光 ９ アモルファスシリコンからなる膜 １０ 金属シリサイド膜 １１ バリアメタル層 １４，１５ 配線層 １６ａ，１６ｂ レジスト構造体 ２０ Ｐ型半導体基板 ２１ Ｎ⁺ 型フローティングコレクタ ２２ Ｎ^- 型エピタキシャル層 ２３ Ｐ型ベース領域 ２４ Ｐ⁺ 型外部ベース領域 ａ，ｂ コンタクトホール なお、各図中、同一符号は同一または相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 半導体装置の製造方法

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。

【０００２】

【従来の技術】近年、著しい性能向上の要求に対処する
べく、同一半導体基板内にダイオード、トランジスタ等
の半導体素子が作り込まれた半導体装置が実現化され、
数多く製造されている。

【０００３】このような半導体装置においては、同一半
導体基板内に作り込まれた複数の半導体素子間を効率よ
く配線することが重要である。

【０００４】ところが、半導体基板の主面内に複数の半
導体素子が作り込まれた半導体装置では、素子形成領域
においてコンタクトホール同士の間隔が狭く配置されて
しまうことがある。このような場合には、コンタクトホ
ールに形成される複数の配線層間で短絡が生じないよう
にするため、一部の配線層の幅を細く設定することで、
配線層間の間隔取りを行なっていた。

【０００５】以下、このような半導体装置の製造方法、
特にコンタクトホールを全面的に覆わない状態で設けら
れる幅の細い配線層の形成方法について説明する。

【０００６】図１４〜図１７は、従来の半導体装置の製
造方法を工程順に示した断面図である。

【０００７】図１４に示すように、従来法に従って、Ｐ
型の半導体基板２０の主表面に、比較的高濃度のＮ⁺ 型
フローティングコレクタ２１が形成され、このＮ⁺ 型フ
ローティングコレクタ２１上に比較的低濃度のＮ^- 型エ
ピタキシャル層２２が形成される。Ｎ^- 型エピタキシャ
ル層２２の素子形成領域にＰ型ベース領域２３および比
較的高濃度のＰ⁺ 型外部ベース領域２４が形成される。

【０００８】さらに、Ｎ^- 型エピタキシャル層２２の素
子形成領域上に、ＣＶＤにより酸化膜３３を形成する。
この酸化膜３３は半導体素子表面を保護する保護膜とし
て機能する。

【０００９】次に、Ｐ⁺ 型外部ベース領域２４、Ｐ型ベ
ース領域２３の各々に対応する所定の領域上の酸化膜３
３を等方性エッチングおよび異方性エッチングにより選
択的に除去し、コンタクトホールａ，ｂを形成する。

【００１０】次に、酸化膜３３に設けられたコンタクト
ホールｂからＰ型ベース領域２３内の所定の領域にＮ型
不純物である砒素イオン（Ａｓ⁺ ）をイオン注入し、ア
ニール処理を施すことで、比較的高濃度のＮ⁺ 型エミッ
タ領域３５を形成する。

【００１１】その後、金属（Ｐｔ）層を素子形成領域全
面上に形成し、アニール処理を施し、コンタクトホール
ａに対応するＰ⁺ 型外部ベース領域２４表面に、またコ
ンタクトホールｂに対応するＮ⁺ 型エミッタ領域３５表
面にのみ金属シリサイド膜３４を形成した後、王水によ
り未反応の金属（Ｐｔ）層を除去する。。

【００１２】次に、酸化膜３３および金属シリサイド膜
３４を覆うように、素子形成領域全面上にスパッタ法に
よりバリアメタル（ＴｉＷ）層２５を形成する。さら
に、バリアメタル層２５を覆うように、蒸着法によりア
ルミニウム層２６を形成する。さらに、この後、アルミ
ニウム層２６上に膜厚約１μｍのレジスト層２７を堆積
する。

【００１３】さらに、図１５に示すように、堆積したレ
ジスト層２７にコンタクトホールａを全面に覆わない状
態で設けられる幅の細い配線層およびコンタクトホール
ｂを全面に覆う状態で設けられる幅の広い配線層にそれ
ぞれ対応するパターン形状のマスク３６を用いて光を照
射し、露光させる。露光後、現像を行なうことで、図１
６に示すように、コンタクトホールａ，ｂにそれぞれ対
応するレジストパターン構造体２８ａ，２８ｂがアルミ
ニウム層２６上に形成される。

【００１４】次に、このレジストパターン構造体２８
ａ，２８ｂをマスクとして、ドライエッチングによりバ
リアメタル層２５上からアルミニウム層２６を選択的に
除去する。

【００１５】さらに、レジストパターン構造体２８ａ，
２８ｂを酸素プラズマ等により除去した後、残存したア
ルミニウム層２６をマスクとして、ウエットエッチング
により酸化膜３３および金属シリサイド膜３４上からバ
リアメタル層２５を選択的に除去する。

【００１６】これにより、図１７に示すように、酸化膜
３３の表面が露出されるとともに、金属シリサイド膜３
４を介してＰ⁺ 型外部ベース領域２４に接触し、バリア
メタル層２５およびアルミニウム層２６からなる幅の細
い配線層３０がコンタクトホールａ上に形成し、また金
属シリサイド膜３４を介してＮ⁺ 型エミッタ領域３５に
接触し、バリアメタル層２５およびアルミニウム層２６
からなる幅の広い配線層４０がコンタクトホールｂ上に
形成される。

【００１７】その後、素子形成領域全面上に層間絶縁膜
（図示せず）を形成することで、同一基板２０上に作り
込まれた複数の半導体素子が配線層により電気的に接続
される構造が完成する。

【００１８】

【発明が解決しようとする課題】前述した従来の半導体
装置の製造方法に従って、図１８に示すように、たとえ
ば、コンタクトホールを全面的に覆う状態で設けられる
幅の広い配線層の間に、コンタクトホールを全面的に覆
わない状態で設けられる幅の細い配線層を形成すると、
幅の細い配線層３０では、コンタクトホールａの幅の領
域内の幅が破線で示した所望の幅に比べて極端に細くな
ってしまうことがあった。

【００１９】このため、半導体装置において配線抵抗が
著しく上昇したり、あるいは半導体素子の信頼性が低下
してしまうという問題が生じていた。

【００２０】本発明は、上述した従来の問題点を解決す
るためになされたものであって、コンタクトホールを全
面的に覆わない状態で設けられる幅の細い配線層におい
て所望の幅を確保することができる半導体装置の製造方
法を提供することを目的とする。

【００２１】

【課題を解決するための手段】発明者は、半導体素子間
を接続する配線層を半導体基板上に形成する際、特にコ
ンタクトホールを全面的に覆わない状態で設けられる幅
の細い配線層において、配線層の幅がコンタクトホール
幅の領域で極端に狭くなってしまう原因を解明するため
鋭意検討を行なった結果、図１９に示すように、フォト
リソグラフィによりレジストをパターニングする際に、
除去したい領域のレジストを露光させるために照射する
光の一部が、特にコンタクトホールを全面的に覆わない
状態で設けられる幅の細い配線層を形成したい領域付近
において、一旦レジストを透過した後、レジスト直下の
湾曲した金属層表面で反射され、これにより金属層周囲
の除去したくない領域のレジストまでもが露光してしま
うことが主な原因であることを見出し、本発明を完成す
るに至ったものである。

【００２２】本発明に係る半導体装置の製造方法では、
導電領域を有する半導体基板の主表面上に絶縁膜を形成
する工程と、絶縁膜に導電領域を露出させるように所定
の幅寸法を持つコンタクトホールを形成する工程と、露
出した導電領域上および絶縁膜上にバリアメタル層を形
成する工程と、バリアメタル層上に配線層となるべき金
属層を形成する工程と、金属層上に金属層を構成する金
属材料よりも光に対する反射率が小さい物質からなる反
射防止膜を形成する工程と、コンタクトホールの幅の領
域内に位置する反射防止膜上にコンタクトホールの幅寸
法よりも小さな幅寸法を有するレジストパターンを形成
する工程と、レジストパターンをマスクとしてバリアメ
タル層上の金属層および反射防止膜をエッチングするこ
とによって、コンタクトホールの幅の領域内に位置する
バリアメタル層上にコンタクトホールの幅寸法よりも小
さな幅寸法を有するようにパターニングされた金属層と
反射防止膜との二重構造を形成する工程と、金属層上の
反射防止膜およびレジストパターンを除去する工程と、
パターニングされた金属層をマスクとしてバリアメタル
層をエッチングすることによって、金属層の下にのみバ
リアメタル層を残す工程とを備えている。

【００２３】本発明において、金属層を構成する金属材
料よりも光に対する反射率が小さい物質として、アモル
ファスシリコン、チタンナイトライドなどを好ましく用
いることができる。

【００２４】

【作用】本発明に従う半導体装置の製造方法によれば、
導電領域を有する半導体基板の主表面上に絶縁膜を形成
する。次に絶縁膜に導電領域を露出させるように所定の
幅寸法を持つコンタクトホールを形成する。コンタクト
ホールの形成により露出した導電領域上および絶縁膜上
に導電領域と配線層との間のバッファ層としてバリアメ
タル層を形成する。

【００２５】次に、バリアメタル層上に配線層となるべ
き金属層を形成し、金属層上に配線層を構成する金属材
料よりも光に対する反射率が小さい物質からなる反射防
止膜を形成する。

【００２６】さらに、コンタクトホールの幅の領域内に
位置する反射防止膜上にコンタクトホールの幅寸法より
も小さい幅寸法を有するレジストパターンを形成する。
この際、コンタクトホールの幅の領域内に位置する金属
層上には反射防止膜が設けられているので、フォトリソ
グラフィにおいて配線層を形成したい所定の領域以外の
他の領域のレジストを露光するために光を照射しても、
レジストを透過した光は反射防止膜で効率良く吸収さ
れ、反射されることはない。

【００２７】したがって、所望の領域以外の他の領域の
レジストまでが不必要に露光されることは回避され、コ
ンタクトホールの幅の領域内で所望の幅寸法を有するレ
ジストパターンが再現性良く形成される。

【００２８】次に、このようにして得られたレジストパ
ターンをマスクとして、バリアメタル層上の金属層およ
び反射防止膜をエッチングすることによって、コンタク
トホールの幅の領域内に位置するバリアメタル層上にコ
ンタクトホールの幅寸法よりも小さな幅寸法を有するよ
うにパターニングされた金属層と反射防止膜との二重構
造を形成する。さらに、金属層上の反射防止膜およびレ
ジストパターンを除去し、パターニングされた金属層を
マスクとしてバリアメタル層をエッチングすることによ
って、金属層下にのみバリアメタル層を残せば、コンタ
クトホールの幅寸法よりも小さい幅寸法を有する配線
層、すなわちコンタクトホールを全面的に覆わない状態
で設けられる幅の細い配線層を再現性良く得ることがで
きる。したがって、コンタクトホールの幅の領域内での
配線層の細りを防止することができる。

【００２９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３０】図１〜図１２は、本発明の一実施例に従う
半導体装置の製造方法を工程順に示した断面図である。

【００３１】まず、図１に示すように、従来と同様にＰ
型の半導体基板２０の主表面に、比較的高濃度のＮ⁺ 型
フローティングコレクタ２１が形成され、このＮ⁺ 型フ
ローティングコレクタ２１上に比較的低濃度のＮ^- 型エ
ピタキシャル層２２が形成される。Ｎ^- 型エピタキシャ
ル層２２の素子形成領域にＰ型ベース領域２３および比
較的高濃度のＰ⁺ 型外部ベース領域２４が形成される。

【００３２】さらに、Ｎ^- 型エピタキシャル層２２の素
子形成領域上に、ＣＶＤにより酸化膜３を形成する。こ
の酸化膜３は半導体素子表面を保護する保護膜として機
能する。

【００３３】次に、図２に示すように、Ｐ⁺ 型外部ベー
ス領域２４、Ｐ型ベース領域２３の各々に対応する所定
の領域上の酸化膜３を等方性エッチングおよび異方性エ
ッチングにより選択的に除去し、コンタクトホールａ，
ｂを形成する。

【００３４】さらに、酸化膜３に設けられたコンタクト
ホールｂからＰ型ベース領域２３内の所定の領域にＮ型
不純物である砒素イオン（Ａｓ⁺ ）をイオン注入し、ア
ニール処理を施すことで、比較的高濃度のＮ⁺ 型エミッ
タ領域４を形成する。

【００３５】その後、金属（Ｐｔ）層を素子形成領域全
面上に形成し、アニール処理を施し、コンタクトホール
ａに対応するＰ⁺ 型外部ベース領域２４表面に、またコ
ンタクトホールｂに対応するＮ⁺ 型エミッタ領域４表面
にのみ金属シリサイド膜１０を形成した後、王水により
未反応の金属（Ｐｔ）層を除去する。金属シリサイド膜
１０を形成することにより、コンタクト抵抗の上昇を抑
制することができる。

【００３６】次に、図３に示すように、酸化膜３および
金属シリサイド膜１０を覆うように、素子形成領域全面
上にスパッタ法によりバリアメタル（ＴｉＷ）層１１を
形成する。

【００３７】さらに、図４に示すように、バリアメタル
層１１を覆うように、蒸着法によりアルミニウム層５を
形成する。

【００３８】さらに、図５に示すように、このアルミニ
ウム層５全面上にスパッタ法により厚み数百Å程度のア
モルファスシリコンからなる膜９を形成する。アモルフ
ァスシリコンは、アルミニウムに比べて光に対する反射
率が十分に小さい物質である。

【００３９】その後、図６に示すように、アモルファス
シリコンからなる膜９上に、膜厚約１μｍのレジスト層
６を堆積する。

【００４０】次に、図７に示すように、堆積したレジス
ト層６上に形成したい所望の配線層に対応するパターン
形状のマスク７を用いて光８を照射し、レジスト層６を
露光させる。

【００４１】ここで、コンタクトホールａ，ｂは互いに
狭い間隔で配置されているので、各コンタクトホール上
に形成するアルミニウム配線層に必要な間隔取りを行な
うため、コンタクトホールａ上にはコンタクトホールｂ
上に形成する配線層よりも幅の細い配線層を形成するも
のとする。

【００４２】そこで、コンタクトホールａ上の領域に
は、コンタクトホールａの幅ｗよりも小さな幅寸法ｘを
有するパターン、またコンタクトホールｂの領域上には
コンタクトホールｂの幅寸法よりも大きな幅寸法ｙを有
するパターンのマスク７を用いるものとする。

【００４３】露光後、現像を行なえば、図８に示すよう
に、コンタクトホールａ上の領域には幅寸法ｘを有する
レジスト構造体１６ａが、またコンタクトホールｂ上の
領域には幅寸法ｙを有するレジスト構造体１６ｂがアモ
ルファスシリコンからなる膜９上に形成される。

【００４４】このようなレジストパターン構造体１６
ａ，１６ｂをマスクとして、図９に示すように、反応性
イオンエッチングによりバリアメタル層１１上からアモ
ルファスシリコンからなる膜９およびアルミニウム層５
を選択的に除去する。

【００４５】次に、図１０に示すように、ドライエッチ
ングによりレジストパターン構造体１６ａ，１６ｂを、
パターニングされたアモルファスシリコンからなる膜９
上からすべて除去する。

【００４６】さらに、図１１に示すように、パターニン
グされたアルミニウム層５上に残存するアモルファスシ
リコンからなる膜９をプラズマエッチングにより除去す
る。このとき、バリアメタル層１１が、保護膜としての
役割を果たし、金属シリサイド膜１０がダメージを受け
ることを防止する。

【００４７】次に、パターニングされたアルミニウム層
５をマスクとしてウエットエッチングにより絶縁膜３上
からバリアメタル層１１を除去し、パターニングされた
アルミニウム層５の下にのみバリアメタル層１１を残
す。

【００４８】これにより、図１２に示すように、酸化膜
３の表面が露出されるとともに、コンタクトホールａに
は、金属シリサイド膜１０を介してＰ⁺ 外部ベース領域
２４に接触し、アルミニウム層５およびバリアメタル層
１１からなる幅の細い配線層１４が、またコンタクトホ
ールｂには、金属シリサイド膜１０を介してＮ⁺ 型エミ
ッタ領域４に接触し、アルミニウム層５およびバリアメ
タル層１１からなる幅の広い配線層１５が形成される。
この後、素子形成領域全面上に層間絶縁膜を形成すれ
ば、同一半導体基板２０上に作り込まれた複数の半導体
素子が配線層１４，１５により接続される構造が完成す
る。

【００４９】図１３は、上述した本実施例に従って製造
された半導体装置の配線層を示す平面図である。

【００５０】図１３に示すように、本発明法を用いれ
ば、コンタクトホールａを全面的に覆わない状態で設け
られる幅の細い配線層１４においても、コンタクトホー
ルａの幅の領域内で配線層の幅が極端に狭くなることは
回避される。

【００５１】なお、上述した実施例においては、アルミ
ニウム層５上に光に対する反射率が小さい物質としてア
モルファスシリコンからなる膜９を堆積してフォトリソ
グラフィを行なう例について説明したが、アモルファス
シリコンに代替するものとしてチタンナイトライド等の
他の物質を用いても構わない。

【００５２】また、本実施例では、コンタクトホールａ
を全面的に覆わない状態で設けられる幅の細い配線層が
コンタクトホールａ内に形成されている例について示し
たが、配線層の一方の側部がコンタクトホール内で、も
う一方の側部がコンタクトホール外に位置するように形
成されても構わない。

【００５３】

【発明の効果】本発明によれば、金属層上に金属層を構
成する金属材料よりも光に対する反射率が小さい物質か
らなる反射防止膜を形成することで、コンタクトホール
の幅の領域内に位置する反射防止膜上に所望の幅寸法を
有するレジストパターンを再現性良く形成することがで
きる。したがって、このレジストパターンをマスクとし
て、配線層を形成すれば、コンタクトホールを全面的に
覆わない状態で設けられる幅の細い配線層において、コ
ンタクトホールの幅の領域内で所望の幅を確保すること
ができる。この結果、半導体装置において配線抵抗の急
激な上昇や素子間の信頼性低下等の弊害を回避すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例に従う半導体装置の第１の製造
工程を示す断面図である。

【図２】本発明の実施例に従う半導体装置の第２の製造
工程を示す断面図である。

【図３】本発明の実施例に従う半導体装置の第３の製造
工程を示す断面図である。

【図４】本発明の実施例に従う半導体装置の第４の製造
工程を示す断面図である。

【図５】本発明の実施例に従う半導体装置の第５の製造
工程を示す断面図である。

【図６】本発明の実施例に従う半導体装置の第６の製造
工程を示す断面図である。

【図７】本発明の実施例に従う半導体装置の第７の製造
工程を示す断面図である。

【図８】本発明の実施例に従う半導体装置の第８の製造
工程を示す断面図である。

【図９】本発明の実施例に従う半導体装置の第９の製造
工程を示す断面図である。

【図１０】本発明の実施例に従う半導体装置の第１０の
製造工程を示す断面図である。

【図１１】本発明の実施例に従う半導体装置の第１１の
製造工程を示す断面図である。

【図１２】本発明の実施例に従う半導体装置の第１２の
製造工程を示す断面図である。

【図１３】本発明の実施例に従って製造された半導体装
置の配線層を示す平面図である。

【図１４】従来の半導体装置の第１の製造工程を示す断
面図である。

【図１５】従来の半導体装置の第２の製造工程を示す断
面図である。

【図１６】従来の半導体装置の第３の製造工程を示す断
面図である。

【図１７】従来の半導体装置の第４の製造工程を示す断
面図である。

【図１８】従来技術に従って製造された半導体装置の配
線層を示す平面図である。

【図１９】従来技術に従ってレジストを露光する工程を
示す断面図である。

【符号の説明】 ３ 酸化膜 ４ Ｎ⁺ 型エミッタ領域 ５ アルミニウム層 ６ レジスト層 ７ マスク ８ 光 ９ アモルファスシリコンからなる膜 １０ 金属シリサイド膜 １１ バリアメタル層 １４，１５ 配線層 １６ａ，１６ｂ レジスト構造体 ２０ Ｐ型半導体基板 ２１ Ｎ⁺ 型フローティングコレクタ ２２ Ｎ^- 型エピタキシャル層 ２３ Ｐ型ベース領域 ２４ Ｐ⁺ 型外部ベース領域 ａ，ｂ コンタクトホール なお、各図中、同一符号は同一または相当部分を示す。

【手続補正書】

【提出日】平成５年５月１３日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図８】

【図９】

【図７】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１８】

【図１５】

【図１６】

【図１７】

【図１９】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に作り込まれた複数の
   半導体素子間が、絶縁膜を介して設けられた導電層によ
   り電気的に接続される半導体装置の製造方法であって、 前記導電層を形成するに際して、前記複数の半導体素子
   が作り込まれた半導体基板上に絶縁膜を形成する工程
   と、 前記複数の半導体素子の所定の領域に対応する前記絶縁
   膜を選択的に除去してコンタクトホールを形成する工程
   と、 前記コンタクトホールの壁面を覆うように金属層を堆積
   する工程と、 前記金属層の少なくとも前記コンタクトホールの開口部
   に対応する領域上に、前記金属層を構成する金属材料よ
   りも光に対する反射率が小さい物質からなる反射防止膜
   を形成する工程と、 前記金属層上にレジスト層を堆積した後、フォトリソグ
   ラフィを用いて前記金属層を前記半導体基板上から選択
   的に除去して、前記コンタクトホールに前記金属層から
   なる導電層を形成する工程とを備えることを特徴とする
   半導体装置の製造方法。