JPH07321015A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321015A JPH07321015A JP6112707A JP11270794A JPH07321015A JP H07321015 A JPH07321015 A JP H07321015A JP 6112707 A JP6112707 A JP 6112707A JP 11270794 A JP11270794 A JP 11270794A JP H07321015 A JPH07321015 A JP H07321015A
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Dicing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】半導体装置に用いられるいわゆるツインウエル
の形成方法の改善に関する。 【構成】第１のフォトマスク１１Ａを用いて第１のチッ
プ領域２１の第１の不純物拡散領域１５に対応する領域
とスクライブライン１１Ｂのアラインメントマーク１４
に対応する領域とのレジスト膜１３を不完全露光し、第
１のフォトマスク１１Ａを用いてスクライブライン１１
Ｂのアラインメントマーク１４に対応する領域と、第２
のチップ領域２２とのレジスト膜１３を不完全露光し、
アラインメントマーク１４に対応する領域を二重露光
し、完全露光領域のレジスト膜１３Ｃを除去し、レジス
ト膜１３をマスクにして半導体基板１１にアラインメン
トマーク１４を形成し、レジスト膜１３を全面エッチン
グして不完全露光領域１３Ａを除去して、露出した絶縁
膜１２を介して半導体基板１１の表層に一導電型不純物
を注入して、第１の不純物拡散領域１５を形成するこ
と。
の形成方法の改善に関する。 【構成】第１のフォトマスク１１Ａを用いて第１のチッ
プ領域２１の第１の不純物拡散領域１５に対応する領域
とスクライブライン１１Ｂのアラインメントマーク１４
に対応する領域とのレジスト膜１３を不完全露光し、第
１のフォトマスク１１Ａを用いてスクライブライン１１
Ｂのアラインメントマーク１４に対応する領域と、第２
のチップ領域２２とのレジスト膜１３を不完全露光し、
アラインメントマーク１４に対応する領域を二重露光
し、完全露光領域のレジスト膜１３Ｃを除去し、レジス
ト膜１３をマスクにして半導体基板１１にアラインメン
トマーク１４を形成し、レジスト膜１３を全面エッチン
グして不完全露光領域１３Ａを除去して、露出した絶縁
膜１２を介して半導体基板１１の表層に一導電型不純物
を注入して、第１の不純物拡散領域１５を形成するこ
と。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、高微細化が進んだ半導体装置
に用いられるいわゆるツインウエルの形成方法の改善に
関する。
関し、更に詳しく言えば、高微細化が進んだ半導体装置
に用いられるいわゆるツインウエルの形成方法の改善に
関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴなどの半導体装置を形成す
るときには、ｎ型の不純物拡散層（ｎ−ｗｅｌｌ）とｐ
型の不純物拡散層（ｐ−ｗｅｌｌ）とが隣接して形成さ
れてなるツインウエルを形成することがよくある。以下
で、従来例に係るツインウエルの形成方法について図１
０〜図１８を参照しながら説明する。まず、図１０に示
すように、シリコン基板（１）上にSiO2膜（２）を形成
したのちにポジ型のフォトレジストを全面に塗布し、膜
厚１μｍ程度のレジスト膜（３）を形成する。次いで、
第１のフォトマスク（１Ａ）を用いて、スクライブライ
ン領域（１Ｂ）のアラインメントマークに対応する領域
を選択的にステップ露光して、露光領域（３Ａ）を形成
する。
るときには、ｎ型の不純物拡散層（ｎ−ｗｅｌｌ）とｐ
型の不純物拡散層（ｐ−ｗｅｌｌ）とが隣接して形成さ
れてなるツインウエルを形成することがよくある。以下
で、従来例に係るツインウエルの形成方法について図１
０〜図１８を参照しながら説明する。まず、図１０に示
すように、シリコン基板（１）上にSiO2膜（２）を形成
したのちにポジ型のフォトレジストを全面に塗布し、膜
厚１μｍ程度のレジスト膜（３）を形成する。次いで、
第１のフォトマスク（１Ａ）を用いて、スクライブライ
ン領域（１Ｂ）のアラインメントマークに対応する領域
を選択的にステップ露光して、露光領域（３Ａ）を形成
する。
【０００３】次に、図１１に示すように、レジスト膜
（３）を現像して露光領域（３Ａ）を除去し、これをマ
スクにしてSiO2膜（２）とシリコン基板（１）をエッチ
ング・除去して、レジスト膜（３）を剥離することによ
りスクライブライン領域（１Ｂ）上のシリコン基板
（１）にアラインメントマーク（４）が形成される。次
いで、図１３に示すようにSiO2膜（２）上にレジスト膜
（５）を形成したのちに、アラインメントマーク（４）
を用いて、のちにｐ−ｗｅｌｌ（６）に対応するパター
ンが形成された第２のフォトマスク（１Ｃ）とシリコン
基板（１）との位置合わせをし、第２のフォトマスク
（１Ｃ）を介してレジスト膜（５）を露光する。これに
より、図１３に示すようなｐ−ｗｅｌｌ（６）に対応す
る露光領域（５Ａ）がレジスト膜（５）上に形成され
る。
（３）を現像して露光領域（３Ａ）を除去し、これをマ
スクにしてSiO2膜（２）とシリコン基板（１）をエッチ
ング・除去して、レジスト膜（３）を剥離することによ
りスクライブライン領域（１Ｂ）上のシリコン基板
（１）にアラインメントマーク（４）が形成される。次
いで、図１３に示すようにSiO2膜（２）上にレジスト膜
（５）を形成したのちに、アラインメントマーク（４）
を用いて、のちにｐ−ｗｅｌｌ（６）に対応するパター
ンが形成された第２のフォトマスク（１Ｃ）とシリコン
基板（１）との位置合わせをし、第２のフォトマスク
（１Ｃ）を介してレジスト膜（５）を露光する。これに
より、図１３に示すようなｐ−ｗｅｌｌ（６）に対応す
る露光領域（５Ａ）がレジスト膜（５）上に形成され
る。
【０００４】次に図１４に示すようにレジスト膜（５）
を現像して露光領域（５Ａ）を除去してSiO2膜（２）を
露出し、レジスト膜（５）をマスクにして、SiO2膜
（２）を介してボロンイオン（Ｂ+ ）をシリコン基板
（１）の表層に注入したのちに、レジスト膜（５）を剥
離して、図１５に示すようなｐ−ｗｅｌｌ（６）を形成
する。
を現像して露光領域（５Ａ）を除去してSiO2膜（２）を
露出し、レジスト膜（５）をマスクにして、SiO2膜
（２）を介してボロンイオン（Ｂ+ ）をシリコン基板
（１）の表層に注入したのちに、レジスト膜（５）を剥
離して、図１５に示すようなｐ−ｗｅｌｌ（６）を形成
する。
【０００５】その後、図１６に示すように再び全面にレ
ジスト膜（７）を形成したのちに、アラインメントマー
ク（４）を用いてシリコン基板（１）と第３のフォトマ
スク（１Ｄ）との位置合わせをして、第３のフォトマス
ク（１Ｄ）を用いて、ｎ−ｗｅｌｌ（８）に対応する領
域のレジスト膜（７）を選択的に露光し、露光領域（７
Ａ）を形成する。
ジスト膜（７）を形成したのちに、アラインメントマー
ク（４）を用いてシリコン基板（１）と第３のフォトマ
スク（１Ｄ）との位置合わせをして、第３のフォトマス
ク（１Ｄ）を用いて、ｎ−ｗｅｌｌ（８）に対応する領
域のレジスト膜（７）を選択的に露光し、露光領域（７
Ａ）を形成する。
【０００６】次いで、図１７に示すようにレジスト膜
（７）を現像して露光領域（７Ａ）を除去してSiO2膜
（２）を露出したのちに、レジスト膜（７）をマスクに
し、SiO2膜（２）を介してシリコン基板（１）の表層に
燐イオン（Ｐ+ ）を注入する。その後、レジスト膜
（７）を剥離して１１５０℃の温度下のＮ2 雰囲気中で
４時間放置することにより、図１８に示すようなｐ−ｗ
ｅｌｌ（６），ｎ−ｗｅｌｌ（８）からなるツインウエ
ルが形成される。
（７）を現像して露光領域（７Ａ）を除去してSiO2膜
（２）を露出したのちに、レジスト膜（７）をマスクに
し、SiO2膜（２）を介してシリコン基板（１）の表層に
燐イオン（Ｐ+ ）を注入する。その後、レジスト膜
（７）を剥離して１１５０℃の温度下のＮ2 雰囲気中で
４時間放置することにより、図１８に示すようなｐ−ｗ
ｅｌｌ（６），ｎ−ｗｅｌｌ（８）からなるツインウエ
ルが形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法によると、〔１〕アラインメントマーク
（４）の形成工程、〔２〕ｐ−ｗｅｌｌ（６）の形成工
程，〔３〕ｎ−ｗｅｌｌ（８）の形成工程のそれぞれに
ついて、第１〜第３のフォトマスク（１１Ａ，１１Ｃ，
１１Ｄ）による合計３回ものフォトマスク工程が必要に
なるので、マスク工程数が多くなってコストが高くなっ
てしまうという問題が生じていた。
来の製造方法によると、〔１〕アラインメントマーク
（４）の形成工程、〔２〕ｐ−ｗｅｌｌ（６）の形成工
程，〔３〕ｎ−ｗｅｌｌ（８）の形成工程のそれぞれに
ついて、第１〜第３のフォトマスク（１１Ａ，１１Ｃ，
１１Ｄ）による合計３回ものフォトマスク工程が必要に
なるので、マスク工程数が多くなってコストが高くなっ
てしまうという問題が生じていた。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１〜図９に示すように、スク
ライブライン（１１Ｂ）を挟んで形成された第１のチッ
プ領域（２１）と、第２のチップ領域（２２）とを有す
る半導体基板（１１）上に絶縁膜（１２），レジスト膜
（１３）を順次形成する工程と、第１のフォトマスク
（１１Ａ）を用いて、前記第１のチップ領域（２１）の
第１の不純物拡散領域（１５）に対応する領域と、前記
スクライブライン（１１Ｂ）のアラインメントマーク
（１４）に対応する領域の前記レジスト膜（１３）をス
テップ露光により不完全露光する工程と、前記第１のフ
ォトマスク（１１Ａ）を用いて、前記スクライブライン
（１１Ｂ）の前記アラインメントマーク（１４）に対応
する領域と、前記第２のチップ領域（２２）との前記レ
ジスト膜（１３）をステップ露光により不完全露光し、
前記スクライブライン（１１Ｂ）のアラインメントマー
ク（１４）に対応する領域を二重露光させて完全露光す
る工程と、前記レジスト膜（１３）を現像して前記完全
露光された領域の前記レジスト膜（１３Ｃ）を除去し、
前記レジスト膜（１３）をマスクにして前記絶縁膜（１
２）及び前記半導体基板（１１）をエッチング・除去
し、前記半導体基板（１１）にアラインメントマーク
（１４）を形成する工程と、前記レジスト膜（１３）を
全面エッチングして、前記第１の不純物拡散領域（１
５）に対応する不完全露光領域（１３Ａ）を除去して前
記絶縁膜（１２）を露出する工程と、露出した前記絶縁
膜（１２）を介して前記半導体基板（１１）の表層に一
導電型不純物を注入して、第１の不純物拡散領域（１
５）を形成する工程と、前記レジスト膜（１３）を剥離
したのちに再びレジスト膜（１６）を形成し、前記アラ
インメントマーク（１４）を用いて第２のフォトマスク
と前記半導体基板（１１）とを位置合わせし、前記レジ
スト膜（１６）の第２の不純物拡散領域（１７）に対応
する領域を完全に露光したのちに現像して露光領域を除
去し、これをマスクにして逆導電型不純物を前記半導体
基板（１１）の表層に注入して第２の不純物拡散領域
（１７）を形成する工程を有することにより、マスク工
程を減少しつつ、ツインウエルを形成することが可能に
なる半導体装置の製造方法を提供するものである。
に鑑み成されたもので、図１〜図９に示すように、スク
ライブライン（１１Ｂ）を挟んで形成された第１のチッ
プ領域（２１）と、第２のチップ領域（２２）とを有す
る半導体基板（１１）上に絶縁膜（１２），レジスト膜
（１３）を順次形成する工程と、第１のフォトマスク
（１１Ａ）を用いて、前記第１のチップ領域（２１）の
第１の不純物拡散領域（１５）に対応する領域と、前記
スクライブライン（１１Ｂ）のアラインメントマーク
（１４）に対応する領域の前記レジスト膜（１３）をス
テップ露光により不完全露光する工程と、前記第１のフ
ォトマスク（１１Ａ）を用いて、前記スクライブライン
（１１Ｂ）の前記アラインメントマーク（１４）に対応
する領域と、前記第２のチップ領域（２２）との前記レ
ジスト膜（１３）をステップ露光により不完全露光し、
前記スクライブライン（１１Ｂ）のアラインメントマー
ク（１４）に対応する領域を二重露光させて完全露光す
る工程と、前記レジスト膜（１３）を現像して前記完全
露光された領域の前記レジスト膜（１３Ｃ）を除去し、
前記レジスト膜（１３）をマスクにして前記絶縁膜（１
２）及び前記半導体基板（１１）をエッチング・除去
し、前記半導体基板（１１）にアラインメントマーク
（１４）を形成する工程と、前記レジスト膜（１３）を
全面エッチングして、前記第１の不純物拡散領域（１
５）に対応する不完全露光領域（１３Ａ）を除去して前
記絶縁膜（１２）を露出する工程と、露出した前記絶縁
膜（１２）を介して前記半導体基板（１１）の表層に一
導電型不純物を注入して、第１の不純物拡散領域（１
５）を形成する工程と、前記レジスト膜（１３）を剥離
したのちに再びレジスト膜（１６）を形成し、前記アラ
インメントマーク（１４）を用いて第２のフォトマスク
と前記半導体基板（１１）とを位置合わせし、前記レジ
スト膜（１６）の第２の不純物拡散領域（１７）に対応
する領域を完全に露光したのちに現像して露光領域を除
去し、これをマスクにして逆導電型不純物を前記半導体
基板（１１）の表層に注入して第２の不純物拡散領域
（１７）を形成する工程を有することにより、マスク工
程を減少しつつ、ツインウエルを形成することが可能に
なる半導体装置の製造方法を提供するものである。
【０００９】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、図１〜図９に示すように、第１のフォトマスク（１
１Ａ）を用いて、第１のチップ領域（２１）の第１の不
純物拡散領域（１５）に対応する領域とスクライブライ
ン（１１Ｂ）のアラインメントマーク（１４）に対応す
る領域のレジスト膜（１３）をステップ露光により不完
全露光したのちに、第１のフォトマスク（１１Ａ）を用
いて、スクライブライン（１１Ｂ）のアラインメントマ
ーク（１４）に対応する領域と、第２のチップ領域（２
２）とのレジスト膜（１３）をステップ露光により不完
全露光し、スクライブライン（１１Ｂ）のアラインメン
トマーク（１４）に対応する領域を二重露光させて完全
露光し、完全露光された領域のレジスト膜（１３Ｃ）を
除去し、レジスト膜（１３）をマスクにして絶縁膜（１
２）及び半導体基板（１１）をエッチング・除去し、半
導体基板（１１）にアラインメントマーク（１４）を形
成している。
ば、図１〜図９に示すように、第１のフォトマスク（１
１Ａ）を用いて、第１のチップ領域（２１）の第１の不
純物拡散領域（１５）に対応する領域とスクライブライ
ン（１１Ｂ）のアラインメントマーク（１４）に対応す
る領域のレジスト膜（１３）をステップ露光により不完
全露光したのちに、第１のフォトマスク（１１Ａ）を用
いて、スクライブライン（１１Ｂ）のアラインメントマ
ーク（１４）に対応する領域と、第２のチップ領域（２
２）とのレジスト膜（１３）をステップ露光により不完
全露光し、スクライブライン（１１Ｂ）のアラインメン
トマーク（１４）に対応する領域を二重露光させて完全
露光し、完全露光された領域のレジスト膜（１３Ｃ）を
除去し、レジスト膜（１３）をマスクにして絶縁膜（１
２）及び半導体基板（１１）をエッチング・除去し、半
導体基板（１１）にアラインメントマーク（１４）を形
成している。
【００１０】上記までの工程で、第１の不純物拡散領域
（１５）に対応する領域は不完全露光領域であるので、
レジスト膜（１３）の除去工程の際には完全には除去さ
れていないが、ある程度までは露光されているので、第
１の不純物拡散領域（１５）に対応する領域のレジスト
膜（１３）には凹部が形成されている。次に、レジスト
膜（１３）を全面エッチングすることにより、凹部が形
成されている領域のレジスト膜（１３）は完全に除去さ
れるものの、他の領域のレジスト膜（１３）は多少なり
とも残存しているので、第１の不純物拡散領域（１５）
に対応する領域にのみ選択的に開口を形成してその下層
の絶縁膜（１２）を露出することができる。
（１５）に対応する領域は不完全露光領域であるので、
レジスト膜（１３）の除去工程の際には完全には除去さ
れていないが、ある程度までは露光されているので、第
１の不純物拡散領域（１５）に対応する領域のレジスト
膜（１３）には凹部が形成されている。次に、レジスト
膜（１３）を全面エッチングすることにより、凹部が形
成されている領域のレジスト膜（１３）は完全に除去さ
れるものの、他の領域のレジスト膜（１３）は多少なり
とも残存しているので、第１の不純物拡散領域（１５）
に対応する領域にのみ選択的に開口を形成してその下層
の絶縁膜（１２）を露出することができる。
【００１１】従って、露出した絶縁膜（１２）を介して
半導体基板（１１）の表層に一導電型不純物を注入し
て、第１の不純物拡散領域（１５）を形成することがで
きることになる。上記までの工程で、アラインメントマ
ーク（１４）と、第１の不純物拡散領域（１５）が形成
されるが、ここまでで用いたフォトマスクは第１のフォ
トマスク（１１Ａ）の１枚のみであって、図１０〜図１
５に示すように、第１，第２のフォトマスク（１Ａ，１
Ｃ）の計２枚のフォトマスクを用いることでアラインメ
ントマーク（４）とｐ−ｗｅｌｌ（６）とを形成してい
た従来の製造方法に比して、フォトマスクを１枚少なく
することが可能になる。
半導体基板（１１）の表層に一導電型不純物を注入し
て、第１の不純物拡散領域（１５）を形成することがで
きることになる。上記までの工程で、アラインメントマ
ーク（１４）と、第１の不純物拡散領域（１５）が形成
されるが、ここまでで用いたフォトマスクは第１のフォ
トマスク（１１Ａ）の１枚のみであって、図１０〜図１
５に示すように、第１，第２のフォトマスク（１Ａ，１
Ｃ）の計２枚のフォトマスクを用いることでアラインメ
ントマーク（４）とｐ−ｗｅｌｌ（６）とを形成してい
た従来の製造方法に比して、フォトマスクを１枚少なく
することが可能になる。
【００１２】よってその分のフォトマスク工程数を削減
することが可能になり、それに伴ってその分のコスト削
減をすることが可能になる。
することが可能になり、それに伴ってその分のコスト削
減をすることが可能になる。
【００１３】
【実施例】以下で、本発明の実施例に係る半導体装置の
製造方法について図１〜図９を参照しながら説明する。
なお、図３は図４のＡ−Ａ線断面図である。まず、図１
に示すように、第１のチップ領域（２１），第２のチッ
プ領域（２２）及びスクライブライン（１１Ｂ）がそれ
らの間に形成されている半導体基板（１１）上に膜厚５
００ の酸化膜（１２），膜厚１μｍ程度のレジスト膜
（１３）を順次形成したのちに、ｐ−ｗｅｌｌ（１５）
とアラインメントマーク（１４）のパターンが形成され
ているフォトマスク（１１Ａ）を用いて、第１のチップ
領域（２１）及びスクライブライン（１１Ｂ）のレジス
ト膜（１３）をステッパによってステップ露光する。こ
のときに、レジスト膜（１３）が完全に露光される程度
の光量で露光するのではなく、露光領域のレジスト膜
（１３）が１００ｎｍ程度残存する程度の露光量で露光
する。すると、図２に示すように、下底から１００ｎｍ
程度は露光されていない露光領域（１３Ａ，１３Ｂ）が
形成される。
製造方法について図１〜図９を参照しながら説明する。
なお、図３は図４のＡ−Ａ線断面図である。まず、図１
に示すように、第１のチップ領域（２１），第２のチッ
プ領域（２２）及びスクライブライン（１１Ｂ）がそれ
らの間に形成されている半導体基板（１１）上に膜厚５
００ の酸化膜（１２），膜厚１μｍ程度のレジスト膜
（１３）を順次形成したのちに、ｐ−ｗｅｌｌ（１５）
とアラインメントマーク（１４）のパターンが形成され
ているフォトマスク（１１Ａ）を用いて、第１のチップ
領域（２１）及びスクライブライン（１１Ｂ）のレジス
ト膜（１３）をステッパによってステップ露光する。こ
のときに、レジスト膜（１３）が完全に露光される程度
の光量で露光するのではなく、露光領域のレジスト膜
（１３）が１００ｎｍ程度残存する程度の露光量で露光
する。すると、図２に示すように、下底から１００ｎｍ
程度は露光されていない露光領域（１３Ａ，１３Ｂ）が
形成される。
【００１４】次に、図３に示すように、第１のチップ領
域（２１）に隣接する第２のチップ領域（２２）のレジ
スト膜（１３）をステッパ露光する。このときに、第１
のチップ領域（２１）と第２のチップ領域（２２）の間
にあるスクライブライン（１１Ｂ）も同時に露光する。
このときの露光量も、図１の工程と同様に、露光領域の
レジスト膜（１３）が１００ｎｍ程度残存する程度の露
光量で露光する。
域（２１）に隣接する第２のチップ領域（２２）のレジ
スト膜（１３）をステッパ露光する。このときに、第１
のチップ領域（２１）と第２のチップ領域（２２）の間
にあるスクライブライン（１１Ｂ）も同時に露光する。
このときの露光量も、図１の工程と同様に、露光領域の
レジスト膜（１３）が１００ｎｍ程度残存する程度の露
光量で露光する。
【００１５】すると、図３，図４に示すようにスクライ
ブライン（１１Ｂ）の部分は二重に露光されることにな
るので、スクライブライン（１１Ｂ）に形成されている
アラインメントマークのパターンに対応する領域は下底
まで完全に露光され、露光領域（１３Ｃ）が形成され
る。次いで、半導体基板（１１）上の不図示の各チップ
領域を同様にして順次ステップ露光する。
ブライン（１１Ｂ）の部分は二重に露光されることにな
るので、スクライブライン（１１Ｂ）に形成されている
アラインメントマークのパターンに対応する領域は下底
まで完全に露光され、露光領域（１３Ｃ）が形成され
る。次いで、半導体基板（１１）上の不図示の各チップ
領域を同様にして順次ステップ露光する。
【００１６】その後露光領域（１３Ａ，１３Ｃ）のレジ
スト膜（１３）を現像して除去する。この現像工程で
は、ｐ−ｗｅｌｌ（１５）に対応する露光領域（１３
Ａ）も同時に除去されるので、その領域では図５に示す
ような凹部（１３Ｄ）が形成される。次に、図５に示す
ようなレジスト膜（１３）をマスクにして酸化膜（１
２）及び半導体基板（１１）をエッチング・除去してア
ラインメントマーク（１４）を形成したのちに、図６に
示すようにＯ2 ガスなどを用いたＲＩＥ（Reactive Ion
Etching）などで全面のレジスト膜（１３）を１００ｎ
ｍ程度エッチングする。この工程で、凹部（１３Ａ）に
残存する１００ｎｍ程度のレジスト膜は完全に除去され
て酸化膜（１２）は露出する。
スト膜（１３）を現像して除去する。この現像工程で
は、ｐ−ｗｅｌｌ（１５）に対応する露光領域（１３
Ａ）も同時に除去されるので、その領域では図５に示す
ような凹部（１３Ｄ）が形成される。次に、図５に示す
ようなレジスト膜（１３）をマスクにして酸化膜（１
２）及び半導体基板（１１）をエッチング・除去してア
ラインメントマーク（１４）を形成したのちに、図６に
示すようにＯ2 ガスなどを用いたＲＩＥ（Reactive Ion
Etching）などで全面のレジスト膜（１３）を１００ｎ
ｍ程度エッチングする。この工程で、凹部（１３Ａ）に
残存する１００ｎｍ程度のレジスト膜は完全に除去され
て酸化膜（１２）は露出する。
【００１７】次いでボロンイオン（11Ｂ+ ）を８０ｋｅ
Ｖ，７．６×１０12ｃｍ-2の条件で注入し、図７に示す
ようなｐ−ｗｅｌｌ（１５）を形成する。上記の図７に
示すまでの工程で、アラインメントマーク（１４）と、
ｐ−ｗｅｌｌ（１５）が形成されたわけであるが、この
工程で用いたフォトマスクは第１のフォトマスク（１１
Ａ）の１枚のみであって、図１０〜図１５に示すよう
に、第１，第２のフォトマスク（１Ａ，１Ｃ）の計２枚
のフォトマスクを用いることでアラインメントマーク
（４）とｐ−ｗｅｌｌ（６）とを形成していた従来の製
造方法に比して、フォトマスク工程を１つ削減すること
が可能になる。
Ｖ，７．６×１０12ｃｍ-2の条件で注入し、図７に示す
ようなｐ−ｗｅｌｌ（１５）を形成する。上記の図７に
示すまでの工程で、アラインメントマーク（１４）と、
ｐ−ｗｅｌｌ（１５）が形成されたわけであるが、この
工程で用いたフォトマスクは第１のフォトマスク（１１
Ａ）の１枚のみであって、図１０〜図１５に示すよう
に、第１，第２のフォトマスク（１Ａ，１Ｃ）の計２枚
のフォトマスクを用いることでアラインメントマーク
（４）とｐ−ｗｅｌｌ（６）とを形成していた従来の製
造方法に比して、フォトマスク工程を１つ削減すること
が可能になる。
【００１８】その後レジスト膜（１３）を剥離し、再び
全面に膜厚１μｍのレジスト膜（１６）を形成し、ｎ−
ｗｅｌｌ（１７）に対応するパターンが形成されている
不図示の第２のフォトマスクと、半導体基板（１１）と
を、アラインメントマーク（１４）を用いて位置合わせ
し、第１のチップ領域（２１）のレジスト膜をステップ
露光し、第２のチップ領域（２２）など、半導体基板
（１１）上に形成された全てのチップ領域を順次ステッ
プ露光する。この工程では、露光領域が完全に露光され
るような光量で露光する。
全面に膜厚１μｍのレジスト膜（１６）を形成し、ｎ−
ｗｅｌｌ（１７）に対応するパターンが形成されている
不図示の第２のフォトマスクと、半導体基板（１１）と
を、アラインメントマーク（１４）を用いて位置合わせ
し、第１のチップ領域（２１）のレジスト膜をステップ
露光し、第２のチップ領域（２２）など、半導体基板
（１１）上に形成された全てのチップ領域を順次ステッ
プ露光する。この工程では、露光領域が完全に露光され
るような光量で露光する。
【００１９】次いで、レジスト膜（１６）を現像して露
光領域を除去したのちに、このレジスト膜（１６）をマ
スクにして図８に示すように燐イオン（31Ｐ+ ）を、１
６０ｋｅＶ，１．８×１０13ｃｍ-2の条件で注入し、レ
ジスト膜（１６）を剥離したのちに、Ｎ2 雰囲気中で１
１５０℃の温度で４時間拡散させ、図９に示すようなｐ
−ｗｅｌｌ（１５），ｎ−ｗｅｌｌ（１７）からなるツ
インウエルを形成する。
光領域を除去したのちに、このレジスト膜（１６）をマ
スクにして図８に示すように燐イオン（31Ｐ+ ）を、１
６０ｋｅＶ，１．８×１０13ｃｍ-2の条件で注入し、レ
ジスト膜（１６）を剥離したのちに、Ｎ2 雰囲気中で１
１５０℃の温度で４時間拡散させ、図９に示すようなｐ
−ｗｅｌｌ（１５），ｎ−ｗｅｌｌ（１７）からなるツ
インウエルを形成する。
【００２０】以上説明したように本実施例によれば、第
１のフォトマスク（１１Ａ）の１枚のみでアラインメン
トマーク（１４）とｐ−ｗｅｌｌ（１５）を形成するこ
とができるので、それぞれに１枚ずつフォトマスクを用
意していた従来に比して、フォトマスクが１枚だけ少な
くて済むので、フォトマスク工程数の削減・ひいてはそ
れに伴うコストの削減が可能になる。
１のフォトマスク（１１Ａ）の１枚のみでアラインメン
トマーク（１４）とｐ−ｗｅｌｌ（１５）を形成するこ
とができるので、それぞれに１枚ずつフォトマスクを用
意していた従来に比して、フォトマスクが１枚だけ少な
くて済むので、フォトマスク工程数の削減・ひいてはそ
れに伴うコストの削減が可能になる。
【００２１】なお、本実施例において、最初にｐ−ｗｅ
ｌｌ（１５）を形成したのちにｎ−ｗｅｌｌ（１７）を
形成しているが、本発明はこれに限らず、逆にｎ−ｗｅ
ｌｌ（１７）を形成したのちにｐ−ｗｅｌｌ（１５）を
形成してもよい。また、図１，２に示すようなｐ−ｗｅ
ｌｌ（１５）に対応する領域を露光する際に、１００ｎ
ｍ程度レジスト膜（１３）が残存する程度の光量で露光
しているが、本発明はこれに限らず、一回の露光ではレ
ジスト膜が完全に除去されないものの、二重露光された
ときにアラインメントマーク（１４）に対応する領域の
レジスト膜が完全に除去される程度の光量で露光すれ
ば、どのような光量で露光しても同様の効果を奏する。
ｌｌ（１５）を形成したのちにｎ−ｗｅｌｌ（１７）を
形成しているが、本発明はこれに限らず、逆にｎ−ｗｅ
ｌｌ（１７）を形成したのちにｐ−ｗｅｌｌ（１５）を
形成してもよい。また、図１，２に示すようなｐ−ｗｅ
ｌｌ（１５）に対応する領域を露光する際に、１００ｎ
ｍ程度レジスト膜（１３）が残存する程度の光量で露光
しているが、本発明はこれに限らず、一回の露光ではレ
ジスト膜が完全に除去されないものの、二重露光された
ときにアラインメントマーク（１４）に対応する領域の
レジスト膜が完全に除去される程度の光量で露光すれ
ば、どのような光量で露光しても同様の効果を奏する。
【００２２】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、第１のフォトマスク（１１
Ａ）を用いて第１のチップ領域（２１）の第１の不純物
拡散領域（１５）に対応する領域とスクライブライン
（１１Ｂ）のアラインメントマーク（１４）に対応する
領域のレジスト膜（１３）をステップ露光により不完全
露光したのちに、第１のフォトマスク（１１Ａ）を用い
て、スクライブライン（１１Ｂ）のアラインメントマー
ク（１４）に対応する領域と、第２のチップ領域（２
２）とのレジスト膜（１３）をステップ露光により不完
全露光し、スクライブライン（１１Ｂ）のアラインメン
トマーク（１４）に対応する領域を二重露光させて完全
露光し、完全露光された領域のレジスト膜（１３Ｃ）を
除去し、レジスト膜（１３）をマスクにして絶縁膜（１
２）及び半導体基板（１１）をエッチング・除去し、半
導体基板（１１）にアラインメントマーク（１４）を形
成したのちにレジスト膜（１３）を全面エッチングする
ことにより、第１の不純物拡散領域（１５）に対応する
領域にのみ選択的に開口を形成してその下層の絶縁膜
（１２）を露出し、これを介して半導体基板（１１）の
表層に一導電型不純物を注入することで、第１の不純物
拡散領域（１５）を選択形成することができる。
装置の製造方法によれば、第１のフォトマスク（１１
Ａ）を用いて第１のチップ領域（２１）の第１の不純物
拡散領域（１５）に対応する領域とスクライブライン
（１１Ｂ）のアラインメントマーク（１４）に対応する
領域のレジスト膜（１３）をステップ露光により不完全
露光したのちに、第１のフォトマスク（１１Ａ）を用い
て、スクライブライン（１１Ｂ）のアラインメントマー
ク（１４）に対応する領域と、第２のチップ領域（２
２）とのレジスト膜（１３）をステップ露光により不完
全露光し、スクライブライン（１１Ｂ）のアラインメン
トマーク（１４）に対応する領域を二重露光させて完全
露光し、完全露光された領域のレジスト膜（１３Ｃ）を
除去し、レジスト膜（１３）をマスクにして絶縁膜（１
２）及び半導体基板（１１）をエッチング・除去し、半
導体基板（１１）にアラインメントマーク（１４）を形
成したのちにレジスト膜（１３）を全面エッチングする
ことにより、第１の不純物拡散領域（１５）に対応する
領域にのみ選択的に開口を形成してその下層の絶縁膜
（１２）を露出し、これを介して半導体基板（１１）の
表層に一導電型不純物を注入することで、第１の不純物
拡散領域（１５）を選択形成することができる。
【００２３】上記までの工程で、アラインメントマーク
（１４）と、第１の不純物拡散領域（１５）が形成され
るが、ここまでで用いたフォトマスクは第１のフォトマ
スク（１１Ａ）の１枚のみであるので、ここまでの工程
で２枚のフォトマスク（１Ａ，１Ｃ）を用いていた従来
の方法に比して、フォトマスクを１枚少なくすることが
可能になり、その分のコスト削減をすることが可能にな
る。
（１４）と、第１の不純物拡散領域（１５）が形成され
るが、ここまでで用いたフォトマスクは第１のフォトマ
スク（１１Ａ）の１枚のみであるので、ここまでの工程
で２枚のフォトマスク（１Ａ，１Ｃ）を用いていた従来
の方法に比して、フォトマスクを１枚少なくすることが
可能になり、その分のコスト削減をすることが可能にな
る。
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第２の断面図である。
説明する第２の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第３の断面図である。
説明する第３の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する上面図である。
説明する上面図である。
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第４の断面図である。
説明する第４の断面図である。
【図６】本発明の実施例に係る半導体装置の製造方法を
説明する第５の断面図である。
説明する第５の断面図である。
【図７】本発明の実施例に係る半導体装置の製造方法を
説明する第６の断面図である。
説明する第６の断面図である。
【図８】本発明の実施例に係る半導体装置の製造方法を
説明する第７の断面図である。
説明する第７の断面図である。
【図９】本発明の実施例に係る半導体装置の製造方法を
説明する第８の断面図である。
説明する第８の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第１の断面図である。
る第１の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第２の断面図である。
る第２の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第３の断面図である。
る第３の断面図である。
【図１３】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１４】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１５】従来例に係る半導体装置の製造方法を説明す
る第６の断面図である。
る第６の断面図である。
【図１６】従来例に係る半導体装置の製造方法を説明す
る第７の断面図である。
る第７の断面図である。
【図１７】従来例に係る半導体装置の製造方法を説明す
る第８の断面図である。
る第８の断面図である。
【図１８】従来例に係る半導体装置の製造方法を説明す
る第９の断面図である。
る第９の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｌ
Claims (1)
- 【請求項１】 スクライブライン（１１Ｂ）を挟んで形
成された第１のチップ領域（２１）と、第２のチップ領
域（２２）とを有する半導体基板（１１）上に絶縁膜
（１２），レジスト膜（１３）を順次形成する工程と、 第１のフォトマスク（１１Ａ）を用いて、前記第１のチ
ップ領域（２１）の第１の不純物拡散領域（１５）に対
応する領域と、前記スクライブライン（１１Ｂ）のアラ
インメントマーク（１４）に対応する領域の前記レジス
ト膜（１３）をステップ露光により不完全露光する工程
と、 前記第１のフォトマスク（１１Ａ）を用いて、前記スク
ライブライン（１１Ｂ）の前記アラインメントマーク
（１４）に対応する領域と、前記第２のチップ領域（２
２）との前記レジスト膜（１３）をステップ露光により
不完全露光し、前記スクライブライン（１１Ｂ）のアラ
インメントマーク（１４）に対応する領域を二重露光さ
せて完全露光する工程と、 前記レジスト膜（１３）を現像して前記完全露光された
領域の前記レジスト膜（１３Ｃ）を除去し、前記レジス
ト膜（１３）をマスクにして前記絶縁膜（１２）及び前
記半導体基板（１１）をエッチング・除去し、前記半導
体基板（１１）にアラインメントマーク（１４）を形成
する工程と、 前記レジスト膜（１３）を全面エッチングして、前記第
１の不純物拡散領域（１５）に対応する不完全露光領域
（１３Ａ）を除去して前記絶縁膜（１２）を露出する工
程と、 露出した前記絶縁膜（１２）を介して前記半導体基板
（１１）の表層に一導電型不純物を注入して、第１の不
純物拡散領域（１５）を形成する工程と、 前記レジスト膜（１３）を剥離したのちに再びレジスト
膜（１６）を形成し、前記アラインメントマーク（１
４）を用いて第２のフォトマスクと前記半導体基板（１
１）とを位置合わせし、前記レジスト膜（１６）の第２
の不純物拡散領域（１７）に対応する領域を完全に露光
したのちに現像して露光領域を除去し、これをマスクに
して逆導電型不純物を前記半導体基板（１１）の表層に
注入して第２の不純物拡散領域（１７）を形成する工程
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112707A JPH07321015A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112707A JPH07321015A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321015A true JPH07321015A (ja) | 1995-12-08 |
Family
ID=14593491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6112707A Pending JPH07321015A (ja) | 1994-05-26 | 1994-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321015A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6869887B2 (en) | 2002-06-04 | 2005-03-22 | Nec Lcd Technologies, Ltd. | Method for manufacturing thin film semiconductor device and method for forming resist pattern thereof |
| KR100614792B1 (ko) * | 2004-09-16 | 2006-08-22 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| WO2006137582A1 (en) * | 2005-06-24 | 2006-12-28 | Fujifilm Corporation | Exposure method and apparatus |
| CN116031143A (zh) * | 2023-02-07 | 2023-04-28 | 深圳市芯辰达电子科技有限公司 | 改善高压均匀性之高压半导体器件制备方法和其高压半导体器件 |
| CN117133634A (zh) * | 2023-10-25 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 半导体器件的制造方法、半导体器件及光刻掩膜版 |
-
1994
- 1994-05-26 JP JP6112707A patent/JPH07321015A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6869887B2 (en) | 2002-06-04 | 2005-03-22 | Nec Lcd Technologies, Ltd. | Method for manufacturing thin film semiconductor device and method for forming resist pattern thereof |
| US7476470B2 (en) | 2002-06-04 | 2009-01-13 | Nec Lcd Technologies, Ltd. | Method for manufacturing thin film semiconductor device and method for forming resist pattern thereof |
| KR100614792B1 (ko) * | 2004-09-16 | 2006-08-22 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| WO2006137582A1 (en) * | 2005-06-24 | 2006-12-28 | Fujifilm Corporation | Exposure method and apparatus |
| CN116031143A (zh) * | 2023-02-07 | 2023-04-28 | 深圳市芯辰达电子科技有限公司 | 改善高压均匀性之高压半导体器件制备方法和其高压半导体器件 |
| CN117133634A (zh) * | 2023-10-25 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 半导体器件的制造方法、半导体器件及光刻掩膜版 |
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