JPH0613850A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 シフト・レジスタのクロック信号に対するデ
ータ信号の保持時間不足による誤動作を防止する。 【構成】 フリップ・フロップ１０５のクロック入力端
子１０２に入力したクロック信号をバッファ１０６で増
幅して、これをクロック出力端子ＣＯに出力する。フリ
ップ・フロップ１０５，バッファ１０６の組を複数段組
合せてシフト・レジスタを構成した場合、後段から前段
に向けてクロック信号を順次入力させることにより、デ
ータ保持時間に必要な遅延時間を確保して誤動作を防止
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特にフリップ・フロップを含む半導体集積回路に関
する。

【０００２】

【従来の技術】従来の半導体集積回路は、図８に示すフ
リップ・フロップ１０５のように、クロック信号出力端
子を持たない。従って、図９に示すように、このフリッ
プ・フロップを使用してシフト・レジスタを構成する場
合、全てのフリップ・フロップ４１４，４１５，４１６
のクロック信号入力端子にクロック信号入力端子１１２
より同一のクロック信号を共通に与え、全てのフリップ
・フロップ４１４，４１５，４１６を同時に動作させる
必要がある。１１１はデータ信号入力端子、１１３はデ
ータ信号出力端子である。

【０００３】しかし、スタンダード・セル、又はゲート
・アレイ等の自動配置、及び配線の自動化によってマス
ク・レイアウトを行う半導体集積回路では、配線の引き
回しにより配線の寄生容量及び配線抵抗が、クロック信
号入力端子１１２から各フリップ・フロップ４１４，４
１５，４１６のクロック信号入力端子まで、同じ値にな
らない。従って各フリップ・フロップ４１４，４１５，
４１６は同時に動作することはできない。前段フリップ
・フロップのクロック信号に対して、後段フリップ・フ
ロップのクロック信号の配線の容量、及び抵抗による遅
延時間が大きくなった場合、フリップ・フロップに入力
されるデータ信号とクロック信号との間に必要なデータ
保持時間が不足し誤動作を引き起こす。このデータ保持
時間不足による誤動作を防ぐため、従来は図１０に示す
ようにフリップ・フロップ４１４と４１５，４１５と４
１６間に遅延素子４２１，４２２を挿入することによ
り、後段フリップ・フロップのデータ信号入力端子への
データ信号伝搬時間を大きくし、データ保持時間を作り
込んでいた。

【０００４】

【発明が解決しようとする課題】上述した従来の半導体
集積回路では、シフト・レジスタの回路構成とした場
合、予めどのくらいフリップ・フロップ４１４，４１
５，４１６の動作時間差があるか予想して、遅延素子４
２１，４２２の遅延時間を決定しなければならない。ま
た遅延時間が不足した場合は、誤動作を起こす。さらに
配置，配線のバラツキを考慮して遅延時間は大きめにし
なければならないため、遅延素子数が増加して、その分
だけ素子数が増えるという欠点がある。

【０００５】本発明の目的は、シフト・レジスタのクロ
ック信号に対するデータ信号の保持時間不足による誤動
作を防止した半導体集積回路を提供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、フリップ・フロッ
プと、バッファ又はインバータとを有する半導体集積回
路であって、フリップ・フロップは、データ入力信号と
クロック信号とが入力され、クロック信号の入力を検出
してデータ信号を出力するものであり、バッファ又はイ
ンバータは、フリップ・フロップに入力されたクロック
信号を増幅して、これをフリップ・フロップ以外の出力
端子に出力するものである。

【０００７】

【作用】フリップ・フロップとバッファ或いはインバー
タとを組合せた半導体集積回路を複数段設けてシフト・
レジスタを構成した場合に、クロック信号を最終段のも
のから初段のものに向けて順次入力して、データ保持時
間として必要な遅延時間を確保する。

【０００８】

【実施例】次に本発明について図面を参照して説明す
る。

【０００９】（実施例１）図１は、本発明の実施例１を
示す回路図であり、図２は、本実施例のフリップ・フロ
ップを使用して構成したシフト・レジスタの回路図であ
る。

【００１０】図１において、本実施例は、フリップ・フ
ロップ１０５とバッファ１０６とを備えて構成されてい
る。

【００１１】フリップ・フロップ１０５は、クロック信
号入力端子１０２より入力されたクロック信号の立ち上
がりエッジを検出して、データ信号入力端子１０１から
のデータ信号をデータ信号出力端子１０３に出力するも
のである。

【００１２】また、バッファ１０６は、クロック信号入
力端子１０２より入力されたクロック信号を増幅して、
これをクロック信号出力端子１０４に同相で出力するも
のである。これらの機能を備えた半導体集積回路１０７
を使用したシフト・レジスタが図２のものである。

【００１３】図２において、第１のフリップ・フロップ
１１４，第２のフリップ・フロップ１１５、及び第３の
フリップ・フロップ１１６は、図１の半導体集積回路１
０７を使用している。

【００１４】データ信号入力端子１１１より入力された
データ信号は、第１のフリップ・フロップ１１４のデー
タ信号入力端子Ｄに入力され、該フリップ・フロップ１
１４のデータ信号出力端子Ｑより出力される。同様に、
フリップ・フロップ１１４からのデータ信号は、後段の
第２のフリップ・フロップ１１５，第３のフリップ・フ
ロップ１１６に伝えられ、最終的に終段のフリップ・フ
ロップ１１６のデータ信号出力端子Ｑより、データ信号
出力端子１１３に出力される。

【００１５】次に、これらのフリップ・フロップに与え
られるクロック信号について説明する。クロック信号
は、クロック信号入力端子１１２より、最終段の第３の
フリップ・フロップ１１６のクロック信号入力端子Ｃに
入力される。入力されたクロック信号は、フリップ・フ
ロップ１１６内のバッファ１０６を通過する際に増幅さ
れ、バッファ１０６は、増幅したクロック信号をクロッ
ク信号出力端子ＣＯより出力する。

【００１６】クロック信号出力端子ＣＯからのクロック
信号は、１段手前の第２のフリップ・フロップ１１５の
クロック信号入力端子Ｃに入力してバッファ１０６に通
されて、同様にクロック信号出力端子ＣＯから初段の第
１のフリップ・フロップ１１４に入力される。

【００１７】このように、本実施例によるフリップ・フ
ロップでシフト・レジスタを構成した場合、クロック信
号入力端子１１２からのクロック信号は、まず最終段の
フリップ・フロップに入力され、最終段のフリップ・フ
ロップ１１６から順次初段のフリップ・フロップに向け
て伝えられる。

【００１８】これにより、遅延素子を用いることなく、
データ保持時間を確保することができる。

【００１９】（実施例２）図３は本発明の実施例２を示
す回路図、図４は本発明の実施例３のを示す回路図であ
る。また、図５は、本発明の実施例２，３に係るフリッ
プ・フロップを使用して構成したシフト・レジスタの回
路図である。

【００２０】図３において、実施例２は、フリップ・フ
ロップ１０５、及びインバータ２０６とを備えて構成さ
れる。

【００２１】フリップ・フロップ１０５は、クロック信
号入力端子１０２より入力されたクロック信号の立ち上
がりエッジを検出してデータ信号入力端子１０１からの
データ信号をデータ信号出力端子１０３に出力するもの
である。また、インバータ２０６は、クロック信号入力
端子１０２より入力されたクロック信号を増幅してクロ
ック信号出力端子２０４に逆相で出力するものである。

【００２２】次に、図４において、実施例３は、フリッ
プ・フロップ２０５、及びインバータ２０６とを備えて
構成される。

【００２３】フリップ・フロップ２０５は、クロック信
号入力端子２０２より入力されたクロック信号の立ち下
がりエッジを検出してデータ信号入力端子１０１からの
データ信号をデータ信号出力端子１０３に出力するもの
である。

【００２４】インバータ２０６は、クロック信号入力端
子２０２より入力されたクロック信号を増幅してクロッ
ク信号出力端子１０４に逆相で出力するものである。

【００２５】これら実施例２，３に示す機能を備えた半
導体集積回路を使用したシフト・レジスタの回路図が図
５である。

【００２６】図５において、第１のフリップ・フロップ
２１４、及び第３のフリップ・フロップ２１６は図４の
半導体集積回路２０８である。また、第２のフリップ・
フロップ２１５、及び第４のフリップ・フロップ２１７
は図３の半導体集積回路２０７である。

【００２７】データ入力端子１１１より入力されたデー
タ信号は第１のフリップ・フロップ２１４のデータ信号
入力端子Ｄに入力され、同フリップ・フロップのデータ
信号出力端子Ｑより出力される。同様に、第２のフリッ
プ・フロップ２１５，第３のフリップ・フロップ２１
６，第４のフリップ・フロップ２１７へとデータ信号が
伝えられ、最終段の第４のフリップ・フロップ２１７の
データ信号出力端子Ｑより、データ信号出力端子１１３
へと出力される。

【００２８】次に、これらのフリップ・フロップに与え
られるクロック信号について説明する。クロック信号入
力端子１１２より、第４のフリップ・フロップ２１７の
クロック信号入力端子Ｃへクロック信号が入力される。
フリップ・フロップ２１７内のインバータ２０６を通過
した逆相のクロック信号が、クロック信号出力端子ＣＯ
Ｂより出力され、１段手前の第３のフリップ・フロップ
２１６のクロック信号入力端子へと伝えられ、同様に、
フリップ・フロップ２１６のクロック信号出力端子ＣＯ
から第２のフリップ・フロップ２１５、第２のフリップ
・フロップ２１５から初段の第１のフリップ・フロップ
２１４へと伝えられる。

【００２９】これら実施例２，３の半導体集積回路を使
用してシフト・レジスタを構成した場合、実施例１と比
較し、クロック信号を増幅するバッファがインバータに
なった分だけ素子数が減少する。

【００３０】（実施例４）図６は、本発明の実施例４を
示す回路図であり、図７は、本実施例の４ビット・シフ
ト・レジスタを使用して構成した８ビット・シフト・レ
ジスタの回路図である。

【００３１】図６において、本実施例は、シフト・レジ
スタ３０５、及びバッファ１０６とを備えて構成され
る。

【００３２】シフト・レジスタ３０５は、クロック信号
入力端子１０２より入力されたクロック信号の立ち上が
りエッジを検出して、データ信号入力端子１０１からの
データ信号を第１のデータ信号出力端子３０１，第２の
データ信号出力端子３０２，第３のデータ信号出力端子
３０３，第４のデータ信号出力端子３０４へとシフトし
て出力するものである。

【００３３】また、バッファ１０６は、クロック信号入
力端子１０２より入力されたクロック信号を増幅してク
ロック信号出力端子１０４へ同相で出力する。これら機
能を備えた半導体集積回路３０７を使用した８ビット・
シフト・レジスタの回路図が図７である。

【００３４】図７において、第１の４ビット・シフト・
レジスタ３１４、及び第２の４ビット・シフト・レジス
タ３１５は、図６の半導体集積回路３０７である。デー
タ入力端子１１１より入力されたデータ信号は第１の４
ビット・シフト・レジスタのデータ入力端子Ｄに入力さ
れ、同４ビット・シフト・レジスタの第４のデータ信号
出力端子Ｑ３より出力される。同様に、第２のフリップ
・フロップ３１５へとデータ信号が伝えられ、第４のデ
ータ信号出力端子Ｑ３より、データ信号出力端子１１３
へと出力される。

【００３５】次に、これらの４ビット・シフト・レジス
タに与えられるクロック信号について説明する。クロッ
ク信号入力端子１１２より、第２の４ビット・シフト・
レジスタ３１５のクロック信号入力端子Ｃへクロック信
号が入力される。同４ビット・シフト・レジスタ内のバ
ッファ１０６を通過した同相のクロック信号が、同４ビ
ット・シフト・レジスタのクロック信号出力端子ＣＯよ
り出力され、１段手前の第１の４ビット・シフト・レジ
スタ３１４のクロック信号入力端子Ｃへと伝えられる。

【００３６】

【発明の効果】以上説明したように本発明の半導体集積
回路を使うことによって、クロック信号を後段のブロッ
クより前段のブロックへと伝えて行くため、前段のブロ
ックへ入力されるクロック信号は、後段のブロックへ入
力されるクロック信号に対して必ず遅れる。これによ
り、データ保持時間確保のための遅延素子が不要とな
り、素子数の増大が防止できる。また、フリップ・フロ
ップの動作時間差を予想して決定していた遅延時間の妥
当性の不明に起因する回路設計上の負担を排除すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１を示す回路図である。

【図２】本発明の実施例１に係る半導体集積回路を使用
したシフト・レジスタの回路図である。

【図３】本発明の実施例２を示す回路図である。

【図４】本発明の実施例３を示す回路図である。

【図５】本発明の実施例２，３に係る半導体集積回路を
使用したシフト・レジスタの回路図である。

【図６】本発明の実施例４を示す回路図である。

【図７】本発明の実施例４に係る半導体集積回路を使用
したシフト・レジスタの回路図である。

【図８】従来のフリップ・フロップのシンボル図であ
る。

【図９】従来のフリップ・フロップを使用したシフト・
レジスタの回路図である。

【図１０】従来のフリップ・フロップを使用したシフト
・レジスタの回路図である。

【符号の説明】

１０１ データ信号入力端子 １０２ クロック信号入力端子 １０３ データ信号出力端子 １０４ クロック信号出力端子 １０５ フリップ・フロップ １０６ バッファ １０７ 半導体集積回路 １１１ データ信号入力端子 １１２ クロック信号入力端子 １１３ データ信号出力端子 １１４ 第１のフリップ・フロップ １１５ 第２のフリップ・フロップ １１６ 第３のフリップ・フロップ ２０２ クロック信号入力端子 ２０４ クロック信号出力端子 ２０６ インバータ ２０７ 半導体集積回路 ２０８ 半導体集積回路 ２１４ 第１のフリップ・フロップ ２１５ 第２のフリップ・フロップ ２１６ 第３のフリップ・フロップ ２１７ 第４のフリップ・フロップ ３０１ 第１のデータ信号出力端子 ３０２ 第２のデータ信号出力端子 ３０３ 第３のデータ信号出力端子 ３０４ 第４のデータ信号出力端子 ３０５ ４ビット・シフト・レジスタ ３０７ 半導体集積回路 ３１４ 第１の４ビット・シフト・レジスタ ３１５ 第２の４ビット・シフト・レジスタ ４１４ 第１のフリップ・フロップ ４１５ 第２のフリップ・フロップ ４１６ 第３のフリップ・フロップ ４２１ 第１の遅延素子 ４２２ 第２の遅延素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フリップ・フロップと、バッファ又はイ
   ンバータとを有する半導体集積回路であって、 フリップ・フロップは、データ入力信号とクロック信号
   とが入力され、クロック信号の入力を検出してデータ信
   号を出力するものであり、 バッファ又はインバータは、フリップ・フロップに入力
   されたクロック信号を増幅して、これをフリップ・フロ
   ップ以外の出力端子に出力するものであることを特徴と
   する半導体集積回路。