JPS63313919A - 並一直変換装置 - Google Patents
並一直変換装置Info
- Publication number
- JPS63313919A JPS63313919A JP14995687A JP14995687A JPS63313919A JP S63313919 A JPS63313919 A JP S63313919A JP 14995687 A JP14995687 A JP 14995687A JP 14995687 A JP14995687 A JP 14995687A JP S63313919 A JPS63313919 A JP S63313919A
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- Japan
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- parallel
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はりＯツク＠号とは非同期状態で、並列データ入
力を取込み直列出力データに変換するとともに、この直
列出力データにパリティビットを付加する並−直変換装
置の改良に関する。
力を取込み直列出力データに変換するとともに、この直
列出力データにパリティビットを付加する並−直変換装
置の改良に関する。
Ｅ従来の技術１
従来から多入力データを１本の直列データとして転送す
ることは、信号伝送線の本数を少なくする上で有利であ
ることから多く用いられている。
ることは、信号伝送線の本数を少なくする上で有利であ
ることから多く用いられている。
第３図は従来の並−直変換装置の一例を示すブロック図
であり、並列データ入力はデータバスを介して並−直変
換回路１１の入力端子Ａ、Ｂ、・・・ｎに供給されてい
る。又並列データ入力はデータバスを介してパリティ生
成回路１２に供給され、ここで生成されたパリティ信号
はアンド回路１３の一方の入力端子に供給され、またア
ンド回路１３の他方の入力端子にパリティロード信号が
供給され、アンド回路１３の出力端子は並−直変換回路
１１のパリティ入力端子ｎ −１−ｉに供給されている
。また、並−直変換回路１１の入力端子ＬＤおよびＣＫ
にそれぞれロード／シフト信号とクロック信号が供給さ
れている。
であり、並列データ入力はデータバスを介して並−直変
換回路１１の入力端子Ａ、Ｂ、・・・ｎに供給されてい
る。又並列データ入力はデータバスを介してパリティ生
成回路１２に供給され、ここで生成されたパリティ信号
はアンド回路１３の一方の入力端子に供給され、またア
ンド回路１３の他方の入力端子にパリティロード信号が
供給され、アンド回路１３の出力端子は並−直変換回路
１１のパリティ入力端子ｎ −１−ｉに供給されている
。また、並−直変換回路１１の入力端子ＬＤおよびＣＫ
にそれぞれロード／シフト信号とクロック信号が供給さ
れている。
このように構成された並−直変換装置の動作について第
４図のタイムチャートを参照して説明する。いま、第４
１ｍ （ａ）に示す並列データ入力が並−直変換回路１
１およびパリティ生成回路１２に供給されているものと
すると１時刻Ｔ１で変化した並列データ入力に対するパ
リティ信号は第４図（ｂ）に示すように時刻Ｔ２までデ
ィレィがかかり生成される。時刻Ｔ３にて、並列データ
入力とパリティ信号が並−直変換回路１１に取込まれ、
これにより並列データ入力が直列出力データに変換され
て出力される。この場合、パリティ生成回路１２の後段
にＤ形フリップフＵツブ等を設けてもパリティ信号の取
込みから１クロツク遅れるだけで同機な変化となる。以
上述べたことは、エラーが生じないときのタイミングで
ある。
４図のタイムチャートを参照して説明する。いま、第４
１ｍ （ａ）に示す並列データ入力が並−直変換回路１
１およびパリティ生成回路１２に供給されているものと
すると１時刻Ｔ１で変化した並列データ入力に対するパ
リティ信号は第４図（ｂ）に示すように時刻Ｔ２までデ
ィレィがかかり生成される。時刻Ｔ３にて、並列データ
入力とパリティ信号が並−直変換回路１１に取込まれ、
これにより並列データ入力が直列出力データに変換され
て出力される。この場合、パリティ生成回路１２の後段
にＤ形フリップフＵツブ等を設けてもパリティ信号の取
込みから１クロツク遅れるだけで同機な変化となる。以
上述べたことは、エラーが生じないときのタイミングで
ある。
［発明が解決しようとする問題点］
ところが、並列データ入力が第５図（ａ）のようになる
と、パリティ生成回Ｍ１２から第５図（ｂ）に示すパリ
ティ信号が、データ取込み時刻Ｔ３より遅れるため、並
−直変換回路１１に取込んだ並列データ入力とそのデー
タに対して付加されるパリティ信号が異なることになっ
てしまう。
と、パリティ生成回Ｍ１２から第５図（ｂ）に示すパリ
ティ信号が、データ取込み時刻Ｔ３より遅れるため、並
−直変換回路１１に取込んだ並列データ入力とそのデー
タに対して付加されるパリティ信号が異なることになっ
てしまう。
このことは、直列出力データを元の並列データに再生す
るときに、並列データ入力が正しいにもかかわらず、エ
ラーの直列出力データとして認識され、従ってデータを
再生することができなくなってしまう。
るときに、並列データ入力が正しいにもかかわらず、エ
ラーの直列出力データとして認識され、従ってデータを
再生することができなくなってしまう。
このようなことが生じるのは、パリティ信号とクロック
信号が同期していないからであり、従ってこれを防止す
るにはデータ入力の前段に、新たにラッチ回路又はＤ形
フリップ７０ツブを設けて並列データ入力とを同期させ
ればよい。このようにするためには、当然ではあるが、
本来必要でないラッチ回路又はＤ形フリップフロップを
新たに設けなければならないので、これにともなって構
成が複雑でコストが高くなるという問題点がある。
信号が同期していないからであり、従ってこれを防止す
るにはデータ入力の前段に、新たにラッチ回路又はＤ形
フリップ７０ツブを設けて並列データ入力とを同期させ
ればよい。このようにするためには、当然ではあるが、
本来必要でないラッチ回路又はＤ形フリップフロップを
新たに設けなければならないので、これにともなって構
成が複雑でコストが高くなるという問題点がある。
そこで、本発明は本来必要でないラッチ回路又はＤ形フ
リップ７０ツブを何等設ける必要がなく、直列出力デー
タを元の並列データに再生する時に正しいデータは正し
く再生できる並−直変換装置を提供することを目的とす
る。
リップ７０ツブを何等設ける必要がなく、直列出力デー
タを元の並列データに再生する時に正しいデータは正し
く再生できる並−直変換装置を提供することを目的とす
る。
［問題点を解決するための手段Ｊ
本発明は前記目的を達成するため、そのクロック信号と
は非同期状態で、並列データ入力を取込むとともに直列
出力データに変換する並−直変換回路と、この並−直変
換回路に取込れた並列データからパリティビットを生成
し、これを前記直列出力データに付加するパリティ生成
回路とからなるものである。
は非同期状態で、並列データ入力を取込むとともに直列
出力データに変換する並−直変換回路と、この並−直変
換回路に取込れた並列データからパリティビットを生成
し、これを前記直列出力データに付加するパリティ生成
回路とからなるものである。
［作用］
前記のようにパリティ生成回路は、並−直変換装置回路
に取込まれた替列Ｔ−夕に対してパリティ信号を生成す
るため、正しく直列出力データに変換された並列データ
入力に対してのみパリティ信号が生成されるので、正し
く伝送されているときはパリティエラーを生じることが
ない。
に取込まれた替列Ｔ−夕に対してパリティ信号を生成す
るため、正しく直列出力データに変換された並列データ
入力に対してのみパリティ信号が生成されるので、正し
く伝送されているときはパリティエラーを生じることが
ない。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。第１図はこの一実施例を示すプロツク図であり、並−
直変換装置回路１とパリティ生成回１！！！２とアンド
回路３とからなっている。並−直変換装置ｌｉ！１はそ
のクロック信号とは非同期状態で、並列データ入力を取
込むとともにロード／シフト信号によりクロック信号の
立上がりのタイミングにより直列出力データに変換する
ものである。
。第１図はこの一実施例を示すプロツク図であり、並−
直変換装置回路１とパリティ生成回１！！！２とアンド
回路３とからなっている。並−直変換装置ｌｉ！１はそ
のクロック信号とは非同期状態で、並列データ入力を取
込むとともにロード／シフト信号によりクロック信号の
立上がりのタイミングにより直列出力データに変換する
ものである。
パリティ生成回路２は、並−直変換回路１に取込れた並
列データからパリティ信号を生成するものである。アン
ド回Ｍ３はそのパリティ信号とパリティロード信号の論
理積が成立したとき、並−直変換装置回路１のシリアル
イン端子に入力し、直列出力データのパリティビットを
付加するものである。
列データからパリティ信号を生成するものである。アン
ド回Ｍ３はそのパリティ信号とパリティロード信号の論
理積が成立したとき、並−直変換装置回路１のシリアル
イン端子に入力し、直列出力データのパリティビットを
付加するものである。
このように構成された並−直変換装置の動作について第
２図のタイムチャートを参照して説明する。いま、第２
図（ａ）のようなタイミングで並列データ入力が並−直
変換回路１に取込まれる。
２図のタイムチャートを参照して説明する。いま、第２
図（ａ）のようなタイミングで並列データ入力が並−直
変換回路１に取込まれる。
すなわち、第２図（ｄ）のロード／シフト信号により、
第２図（Ｃ）のクロック信号の立上がり時刻■３で取込
まれる。そして、時刻Ｔ３で取込まれた並列データ入力
は、第２図（ｂ）に示すシフトレジスタデータとしてパ
リティ生成回路２に入力される。パリティ生成回路２で
は、並−直変換回路１に取込まれた並列データに基き、
第２図（ｆ）に示すパリティ信号が生成され、このパリ
ティ信号と第２図（ｅ）に示すパリティロード信号が共
に入力され時ＩＩ Ｔ ４にてシフトレジスタに入力さ
れ、直列出力データの並列データ入力に相当するデータ
のパリティピットとして付加される。
第２図（Ｃ）のクロック信号の立上がり時刻■３で取込
まれる。そして、時刻Ｔ３で取込まれた並列データ入力
は、第２図（ｂ）に示すシフトレジスタデータとしてパ
リティ生成回路２に入力される。パリティ生成回路２で
は、並−直変換回路１に取込まれた並列データに基き、
第２図（ｆ）に示すパリティ信号が生成され、このパリ
ティ信号と第２図（ｅ）に示すパリティロード信号が共
に入力され時ＩＩ Ｔ ４にてシフトレジスタに入力さ
れ、直列出力データの並列データ入力に相当するデータ
のパリティピットとして付加される。
第２図（ｇ）はこの場合の直列出力データを示しており
、第２図から従来のものに比べて１クロック分の余裕が
できる。
、第２図から従来のものに比べて１クロック分の余裕が
できる。
このように、パリティ生成回路２は、並−直変換回路１
に取込まれた入力データに対してパリティ信号が生成す
るので、正しく直列出力データに変換された並列データ
入力に対してのみパリティ信号が生成されることから、
正しく伝送されているときはパリティエラーが生じるこ
とがない。また、本来必要でないラッチ回路又はＤ形フ
リップフＯツブを何等設ける必要がないので、栴成も簡
単であり、コストも安くなる。
に取込まれた入力データに対してパリティ信号が生成す
るので、正しく直列出力データに変換された並列データ
入力に対してのみパリティ信号が生成されることから、
正しく伝送されているときはパリティエラーが生じるこ
とがない。また、本来必要でないラッチ回路又はＤ形フ
リップフＯツブを何等設ける必要がないので、栴成も簡
単であり、コストも安くなる。
［発明の効果Ｊ
以上述べた本発明によれば、本来必要でないラッチ回路
又はＤ形フリップ７０ツブを何等設ける必要がなく、直
列出力データを元の並列データに再生する時に正しいデ
ータは正しく再生できる並−直変換装置を提供できる。
又はＤ形フリップ７０ツブを何等設ける必要がなく、直
列出力データを元の並列データに再生する時に正しいデ
ータは正しく再生できる並−直変換装置を提供できる。
第１図は本発明による並−直交！に装置の一実施例を示
すブロック図、第２図は第１図の動作を説明するための
タイムチャート、第３図は従来の並−直変換装置の一例
を示すブロック図、第４図および第５図はいずれも第３
図の従来装置の動作を説明するためのタイムチャートで
ある。 １・・・並−直変換回路、２・・・パリティ生成回路、
３・・・アンド回路。
すブロック図、第２図は第１図の動作を説明するための
タイムチャート、第３図は従来の並−直変換装置の一例
を示すブロック図、第４図および第５図はいずれも第３
図の従来装置の動作を説明するためのタイムチャートで
ある。 １・・・並−直変換回路、２・・・パリティ生成回路、
３・・・アンド回路。
Claims (1)
- そのクロック信号とは非同期状態で、並列データ入力を
取込むとともに直列出力データに変換する並−直変換回
路と、この並−直変換回路に取込れた並列データからパ
リティビットを生成し、これを前記直列出力データに付
加するパリティ生成回路とからなる並−直変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149956A JP2801595B2 (ja) | 1987-06-16 | 1987-06-16 | 並一直変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149956A JP2801595B2 (ja) | 1987-06-16 | 1987-06-16 | 並一直変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313919A true JPS63313919A (ja) | 1988-12-22 |
| JP2801595B2 JP2801595B2 (ja) | 1998-09-21 |
Family
ID=15486274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149956A Expired - Lifetime JP2801595B2 (ja) | 1987-06-16 | 1987-06-16 | 並一直変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801595B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595293A (ja) * | 1991-10-02 | 1993-04-16 | Oki Electric Ind Co Ltd | データ送出制御方式 |
| JPH08194784A (ja) * | 1994-09-30 | 1996-07-30 | Samsung Electron Co Ltd | スマートカードの入出力装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011734A (ja) * | 1973-06-04 | 1975-02-06 | ||
| JPS5381029A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Information conversion circuit unit |
-
1987
- 1987-06-16 JP JP62149956A patent/JP2801595B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011734A (ja) * | 1973-06-04 | 1975-02-06 | ||
| JPS5381029A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Information conversion circuit unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595293A (ja) * | 1991-10-02 | 1993-04-16 | Oki Electric Ind Co Ltd | データ送出制御方式 |
| JPH08194784A (ja) * | 1994-09-30 | 1996-07-30 | Samsung Electron Co Ltd | スマートカードの入出力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2801595B2 (ja) | 1998-09-21 |
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Legal Events
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