JPH0613407A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH0613407A JPH0613407A JP4166020A JP16602092A JPH0613407A JP H0613407 A JPH0613407 A JP H0613407A JP 4166020 A JP4166020 A JP 4166020A JP 16602092 A JP16602092 A JP 16602092A JP H0613407 A JPH0613407 A JP H0613407A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 高いオン電流を確保したまま薄膜トランジス
タのオフリーク電流を低減することを目的とする。 【構成】 メインゲート電極上に第２の絶縁膜を成膜
し、これにゲートコンタクトホールを形成してメインゲ
ート電極と導通したサブゲート電極を設ける。または、
テーパー形状のメインゲート電極を形成しそれを直接酸
化させることによって第２の絶縁膜を形成し、ゲートコ
ンタクトホールをあけてからサブゲート電極を形成す
る。サブゲート電極はメインゲート電極を完全にオーバ
ーラップするように形成する。さらに、サブゲート電極
をマスクとしてイオン注入をおこなってソース、ドレイ
ン領域を形成する。また、メインゲート電極をマスクと
してＬＤＤ領域を形成してもよい。 【効果】 大きなオン電流を確保したままでオフリーク
電流の低減が実現された。端子数は従来同様３端子であ
る。
タのオフリーク電流を低減することを目的とする。 【構成】 メインゲート電極上に第２の絶縁膜を成膜
し、これにゲートコンタクトホールを形成してメインゲ
ート電極と導通したサブゲート電極を設ける。または、
テーパー形状のメインゲート電極を形成しそれを直接酸
化させることによって第２の絶縁膜を形成し、ゲートコ
ンタクトホールをあけてからサブゲート電極を形成す
る。サブゲート電極はメインゲート電極を完全にオーバ
ーラップするように形成する。さらに、サブゲート電極
をマスクとしてイオン注入をおこなってソース、ドレイ
ン領域を形成する。また、メインゲート電極をマスクと
してＬＤＤ領域を形成してもよい。 【効果】 大きなオン電流を確保したままでオフリーク
電流の低減が実現された。端子数は従来同様３端子であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上に形成されるプレー
ナー型の薄膜半導体装置において、オン電流が大きく、
オフリーク電流の極めて少ない薄膜半導体装置の構造お
よびその製造方法に関する。
ス基板のような絶縁性非晶質材料上に形成されるプレー
ナー型の薄膜半導体装置において、オン電流が大きく、
オフリーク電流の極めて少ない薄膜半導体装置の構造お
よびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタのオン電流や易動度を
増大させるためは絶縁基板上に結晶性の優れた半導体薄
膜を形成することが必要であり、固相成長法あるいはレ
ーザーアニール法等の方法が知られている｛ＳＯＩ構造
形成技術、産業図書｝。
増大させるためは絶縁基板上に結晶性の優れた半導体薄
膜を形成することが必要であり、固相成長法あるいはレ
ーザーアニール法等の方法が知られている｛ＳＯＩ構造
形成技術、産業図書｝。
【０００３】また、通常の薄膜トランジスタのオフ領域
におけるリーク電流は、ドレイン領域近傍の電界強度に
強く依存しており、ゲート電圧をオフ側に大きくして行
くとオフリーク電流は大きくはね上がる。オフリーク電
流を低減させるためには、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造あるいはオフセットゲート
構造を形成することが有効であることが知られている。
におけるリーク電流は、ドレイン領域近傍の電界強度に
強く依存しており、ゲート電圧をオフ側に大きくして行
くとオフリーク電流は大きくはね上がる。オフリーク電
流を低減させるためには、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造あるいはオフセットゲート
構造を形成することが有効であることが知られている。
【０００４】従来のＬＤＤ構造あるいはオフセットゲー
ト構造においては、異方性エッチングを利用してゲート
電極側壁を設けるなどの複雑な工程が必要であった。ま
た、チャネル部のオフセット領域は高抵抗であるため
に、オン電流が低減してしまうという問題点があった。
ト構造においては、異方性エッチングを利用してゲート
電極側壁を設けるなどの複雑な工程が必要であった。ま
た、チャネル部のオフセット領域は高抵抗であるため
に、オン電流が低減してしまうという問題点があった。
【０００５】オフセットゲート構造によるオン電流の低
下を抑えるために、第１のゲート電極のほかに電気的に
絶縁された第２のゲート電極をもうけ、第１のゲート電
極に対して独立にオフセット領域の導通状態を制御する
方法がある。｛Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ｔｈｅ ２２ｎｄ Ｃｏｎｆｅｒｅｎｃｅｏｎ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄａｉ，１９９０，ｐｐ．
１０１１−１０１４｝。これについて図１６に示す。１
６−１はソース領域、１６−２はドレイン領域、１６−
３は多結晶シリコン膜、１６−４はゲート絶縁膜、そし
て１６−５が第１のゲート電極、１６−６が第２のゲー
ト電極であり、１６−７はオフセット領域を示してい
る。しかし、ゲート電極が２個存在し、これでは４端子
の薄膜トランジスタになってしまう。
下を抑えるために、第１のゲート電極のほかに電気的に
絶縁された第２のゲート電極をもうけ、第１のゲート電
極に対して独立にオフセット領域の導通状態を制御する
方法がある。｛Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ｔｈｅ ２２ｎｄ Ｃｏｎｆｅｒｅｎｃｅｏｎ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄａｉ，１９９０，ｐｐ．
１０１１−１０１４｝。これについて図１６に示す。１
６−１はソース領域、１６−２はドレイン領域、１６−
３は多結晶シリコン膜、１６−４はゲート絶縁膜、そし
て１６−５が第１のゲート電極、１６−６が第２のゲー
ト電極であり、１６−７はオフセット領域を示してい
る。しかし、ゲート電極が２個存在し、これでは４端子
の薄膜トランジスタになってしまう。
【０００６】
【発明が解決しようとする課題】上記のような従来の方
法によれば、ゲート電極側壁形成という困難な工程が必
要となる。また、オフセット領域が存在するためにオン
電流が低下するという問題点がある。さらに、オン電流
低減を抑えるために第２のゲート電極を設ける方法があ
るが、これでは４端子の薄膜トランジスタになってしま
うという問題点がある。
法によれば、ゲート電極側壁形成という困難な工程が必
要となる。また、オフセット領域が存在するためにオン
電流が低下するという問題点がある。さらに、オン電流
低減を抑えるために第２のゲート電極を設ける方法があ
るが、これでは４端子の薄膜トランジスタになってしま
うという問題点がある。
【０００７】本発明は、以上述べたような問題点を解決
し、簡単な工程でオフセットゲート構造あるいはＬＤＤ
構造をつくり込むことによって、きわめてオフリーク電
流が低く、オフ領域でのオフリーク電流の跳ね上がりを
抑え、しかもオン電流の大きな優れた３端子薄膜トラン
ジスタを実現することを目的としている。
し、簡単な工程でオフセットゲート構造あるいはＬＤＤ
構造をつくり込むことによって、きわめてオフリーク電
流が低く、オフ領域でのオフリーク電流の跳ね上がりを
抑え、しかもオン電流の大きな優れた３端子薄膜トラン
ジスタを実現することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にメインゲート電極を有し、該メインゲート電極のう
えにコンタクトホールを有する第２の絶縁膜をはさんで
前記メインゲート電極と電気的に導通されたサブゲート
電極を有し、該サブゲート電極をマスクとして自己整合
的にソース領域およびドレイン領域が形成されているこ
とを特徴とする。
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にメインゲート電極を有し、該メインゲート電極のう
えにコンタクトホールを有する第２の絶縁膜をはさんで
前記メインゲート電極と電気的に導通されたサブゲート
電極を有し、該サブゲート電極をマスクとして自己整合
的にソース領域およびドレイン領域が形成されているこ
とを特徴とする。
【０００９】さらに、そのサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
【００１０】さらに、そのサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する。
ート電極を完全にオーバーラップしていることを特徴と
する。
【００１１】さらに、その薄膜半導体装置の製造方法に
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、（ｃ） 前記メインゲート電極の上に第２の
絶縁膜を成膜する工程、（ｄ） 前記第２の絶縁膜にゲ
ートコンタクトホールを形成し、前記メインゲート電極
の１部を露出させる工程、（ｅ） 前記メインゲート電
極を完全にオーバーラップするようなサブゲート電極を
形成する工程、（ｆ） 前記サブゲート電極をマスクと
してリン、ヒ素あるいはボロン等の不純物をイオン注入
することにより、前記サブゲート電極に対して自己整合
的に、ソース領域、ドレイン領域およびオフセット領域
を形成する工程、（ｇ） 層間絶縁膜を積層する工程、
（ｈ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする。
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、（ｃ） 前記メインゲート電極の上に第２の
絶縁膜を成膜する工程、（ｄ） 前記第２の絶縁膜にゲ
ートコンタクトホールを形成し、前記メインゲート電極
の１部を露出させる工程、（ｅ） 前記メインゲート電
極を完全にオーバーラップするようなサブゲート電極を
形成する工程、（ｆ） 前記サブゲート電極をマスクと
してリン、ヒ素あるいはボロン等の不純物をイオン注入
することにより、前記サブゲート電極に対して自己整合
的に、ソース領域、ドレイン領域およびオフセット領域
を形成する工程、（ｇ） 層間絶縁膜を積層する工程、
（ｈ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする。
【００１２】第２の発明として本発明は、ソース領域、
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にテーパー形状のメインゲート電極を有し、該メイン
ゲート電極を酸化させて該メインゲート電極上に第２の
絶縁膜を形成し、該第２の絶縁膜にコンタクトホールを
形成して前記メインゲート電極と電気的に導通されたサ
ブゲート電極を有し、該サブゲート電極をマスクとして
自己整合的にソース領域およびドレイン領域が形成され
ていることを特徴とする。
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にテーパー形状のメインゲート電極を有し、該メイン
ゲート電極を酸化させて該メインゲート電極上に第２の
絶縁膜を形成し、該第２の絶縁膜にコンタクトホールを
形成して前記メインゲート電極と電気的に導通されたサ
ブゲート電極を有し、該サブゲート電極をマスクとして
自己整合的にソース領域およびドレイン領域が形成され
ていることを特徴とする。
【００１３】さらに、そのサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
【００１４】さらに、そのサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する。
ート電極を完全にオーバーラップしていることを特徴と
する。
【００１５】その薄膜半導体装置の製造方法に於て、
（ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、
（ｃ） 前記メインゲート電極を直接酸化させて、第２
の絶縁膜を成膜する工程、（ｄ） 前記第２の絶縁膜に
ゲートコンタクトホールを形成し、前記メインゲート電
極の１部を露出させる工程、（ｅ） 前記メインゲート
電極を完全にオーバーラップするようなサブゲート電極
を形成する工程、（ｆ） 前記サブゲート電極をマスク
としてリン、ヒ素あるいはボロン等の不純物をイオン注
入することにより、前記サブゲート電極に対して自己整
合的に、ソース領域、ドレイン領域およびオフセット領
域を形成する工程、（ｇ） 層間絶縁膜を積層する工
程、（ｈ） 前記第１の半導体層とのコンタクトを形成
するために、フォト工程により、前記層間絶縁膜にコン
タクトホールを形成し、電極を形成する工程を少なくと
も有することを特徴とする。
（ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、
（ｃ） 前記メインゲート電極を直接酸化させて、第２
の絶縁膜を成膜する工程、（ｄ） 前記第２の絶縁膜に
ゲートコンタクトホールを形成し、前記メインゲート電
極の１部を露出させる工程、（ｅ） 前記メインゲート
電極を完全にオーバーラップするようなサブゲート電極
を形成する工程、（ｆ） 前記サブゲート電極をマスク
としてリン、ヒ素あるいはボロン等の不純物をイオン注
入することにより、前記サブゲート電極に対して自己整
合的に、ソース領域、ドレイン領域およびオフセット領
域を形成する工程、（ｇ） 層間絶縁膜を積層する工
程、（ｈ） 前記第１の半導体層とのコンタクトを形成
するために、フォト工程により、前記層間絶縁膜にコン
タクトホールを形成し、電極を形成する工程を少なくと
も有することを特徴とする。
【００１６】第３の発明として本発明は、ソース領域、
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にメインゲート電極を有し、該メインゲート電極をマ
スクとして低濃度の不純物をイオン注入してＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成さ
れ、該メインゲート電極のうえにコンタクトホールを有
する第２の絶縁膜をはさんで前記メインゲート電極と電
気的に導通されたサブゲート電極を有し、該サブゲート
電極をマスクとして高濃度の不純物をイオン注入して自
己整合的にソース領域およびドレイン領域が形成されて
いることを特徴とする薄膜半導体装置。
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
プレーナー型薄膜半導体装置において、ゲート絶縁膜の
上にメインゲート電極を有し、該メインゲート電極をマ
スクとして低濃度の不純物をイオン注入してＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成さ
れ、該メインゲート電極のうえにコンタクトホールを有
する第２の絶縁膜をはさんで前記メインゲート電極と電
気的に導通されたサブゲート電極を有し、該サブゲート
電極をマスクとして高濃度の不純物をイオン注入して自
己整合的にソース領域およびドレイン領域が形成されて
いることを特徴とする薄膜半導体装置。
【００１７】さらに、そのサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
【００１８】さらに、そのサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する。
ート電極を完全にオーバーラップしていることを特徴と
する。
【００１９】さらに、その薄膜半導体装置の製造方法に
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、（ｃ） 前記メインゲート電極の上に第２の
絶縁膜を成膜する工程、（ｄ） 前記メインゲート電極
をマスクとして、１×１０19ｃｍ-3以下の低濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、ＬＤＤ領域を形成する工程、（ｅ） 前記第
２の絶縁膜にゲートコンタクトホールを形成し、前記メ
インゲート電極の１部を露出させる工程、（ｆ） 前記
メインゲート電極を完全にオーバーラップするようなサ
ブゲート電極を形成する工程、（ｇ） 前記サブゲート
電極をマスクとして１×１０19ｃｍ-3以上の高濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、前記サブゲート電極に対して自己整合的に、
ソース領域、ドレイン領域およびオフセット領域を形成
する工程、（ｈ） 層間絶縁膜を積層する工程、（ｉ）
前記第１の半導体層とのコンタクトを形成するため
に、フォト工程により、前記層間絶縁膜にコンタクトホ
ールを形成し、電極を形成する工程を少なくとも有する
ことを特徴とする。
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、（ｃ） 前記メインゲート電極の上に第２の
絶縁膜を成膜する工程、（ｄ） 前記メインゲート電極
をマスクとして、１×１０19ｃｍ-3以下の低濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、ＬＤＤ領域を形成する工程、（ｅ） 前記第
２の絶縁膜にゲートコンタクトホールを形成し、前記メ
インゲート電極の１部を露出させる工程、（ｆ） 前記
メインゲート電極を完全にオーバーラップするようなサ
ブゲート電極を形成する工程、（ｇ） 前記サブゲート
電極をマスクとして１×１０19ｃｍ-3以上の高濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、前記サブゲート電極に対して自己整合的に、
ソース領域、ドレイン領域およびオフセット領域を形成
する工程、（ｈ） 層間絶縁膜を積層する工程、（ｉ）
前記第１の半導体層とのコンタクトを形成するため
に、フォト工程により、前記層間絶縁膜にコンタクトホ
ールを形成し、電極を形成する工程を少なくとも有する
ことを特徴とする。
【００２０】最後に、ソース領域、ドレイン領域、ゲー
ト絶縁膜およびゲート電極を有するプレーナー型薄膜半
導体装置において、ゲート絶縁膜の上にテーパー形状の
メインゲート電極を有し、該メインゲート電極をマスク
として低濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成され、
該メインゲート電極を酸化させて該メインゲート電極上
に第２の絶縁膜を形成し、該第２の絶縁膜にコンタクト
ホールを形成して前記メインゲート電極と電気的に導通
されたサブゲート電極を有し、該サブゲート電極をマス
クとして高濃度の不純物をイオン注入して自己整合的に
ソース領域およびドレイン領域が形成されていることを
特徴とする。
ト絶縁膜およびゲート電極を有するプレーナー型薄膜半
導体装置において、ゲート絶縁膜の上にテーパー形状の
メインゲート電極を有し、該メインゲート電極をマスク
として低濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成され、
該メインゲート電極を酸化させて該メインゲート電極上
に第２の絶縁膜を形成し、該第２の絶縁膜にコンタクト
ホールを形成して前記メインゲート電極と電気的に導通
されたサブゲート電極を有し、該サブゲート電極をマス
クとして高濃度の不純物をイオン注入して自己整合的に
ソース領域およびドレイン領域が形成されていることを
特徴とする。
【００２１】さらに、そのサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする。
【００２２】さらに、そのサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する。
ート電極を完全にオーバーラップしていることを特徴と
する。
【００２３】さらに、その薄膜半導体装置の製造方法に
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、
（ｃ） 前記メインゲート電極をマスクとして、１×１
０19ｃｍ-3以下の低濃度のリン、ヒ素あるいはボロン等
の不純物をイオン注入することにより、ＬＤＤ領域を形
成する工程、（ｄ） 前記メインゲート電極を直接酸化
させて、第２の絶縁膜を成膜する工程、（ｅ） 前記第
２の絶縁膜にゲートコンタクトホールを形成し、前記メ
インゲート電極の１部を露出させる工程、（ｆ） 前記
メインゲート電極を完全にオーバーラップするようなサ
ブゲート電極を形成する工程、（ｇ） 前記サブゲート
電極をマスクとして１×１０19ｃｍ-3以上の高濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、前記サブゲート電極に対して自己整合的に、
ソース領域、ドレイン領域およびオフセット領域を形成
する工程、（ｈ） 層間絶縁膜を積層する工程、（ｉ）
前記第１の半導体層とのコンタクトを形成するため
に、フォト工程により、前記層間絶縁膜にコンタクトホ
ールを形成し、電極を形成する工程を少なくとも有する
ことを特徴とする。
於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
形成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、
（ｃ） 前記メインゲート電極をマスクとして、１×１
０19ｃｍ-3以下の低濃度のリン、ヒ素あるいはボロン等
の不純物をイオン注入することにより、ＬＤＤ領域を形
成する工程、（ｄ） 前記メインゲート電極を直接酸化
させて、第２の絶縁膜を成膜する工程、（ｅ） 前記第
２の絶縁膜にゲートコンタクトホールを形成し、前記メ
インゲート電極の１部を露出させる工程、（ｆ） 前記
メインゲート電極を完全にオーバーラップするようなサ
ブゲート電極を形成する工程、（ｇ） 前記サブゲート
電極をマスクとして１×１０19ｃｍ-3以上の高濃度のリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、前記サブゲート電極に対して自己整合的に、
ソース領域、ドレイン領域およびオフセット領域を形成
する工程、（ｈ） 層間絶縁膜を積層する工程、（ｉ）
前記第１の半導体層とのコンタクトを形成するため
に、フォト工程により、前記層間絶縁膜にコンタクトホ
ールを形成し、電極を形成する工程を少なくとも有する
ことを特徴とする。
【００２４】
【実施例】本発明の薄膜トランジスタの断面構造を図１
に示す。本発明によって提案する４個の構造を示す。詳
しくは製造方法に沿って説明するのでまず簡単に説明す
る。図１（ａ）と（ｂ）はオフセットゲート構造、図１
（ｃ）と（ｄ）はＬＤＤ構造を示している。１−１はメ
インゲート電極、１−２はサブゲート電極、１−３はゲ
ート絶縁膜、１−４は第２の絶縁膜、１−５はソース領
域、１−６はドレイン領域、１−７はテーパー形状のメ
インゲート電極、１−８はＬＤＤ領域を示している。以
下に、実施例１から４として、図１（ａ）から（ｄ）の
製造方法をそれぞれ説明する。
に示す。本発明によって提案する４個の構造を示す。詳
しくは製造方法に沿って説明するのでまず簡単に説明す
る。図１（ａ）と（ｂ）はオフセットゲート構造、図１
（ｃ）と（ｄ）はＬＤＤ構造を示している。１−１はメ
インゲート電極、１−２はサブゲート電極、１−３はゲ
ート絶縁膜、１−４は第２の絶縁膜、１−５はソース領
域、１−６はドレイン領域、１−７はテーパー形状のメ
インゲート電極、１−８はＬＤＤ領域を示している。以
下に、実施例１から４として、図１（ａ）から（ｄ）の
製造方法をそれぞれ説明する。
【００２５】（実施例１）図１（ａ）に示した本発明の
オフセットゲート構造を有する薄膜トランジスタについ
て、製造プロセスにそって説明する。
オフセットゲート構造を有する薄膜トランジスタについ
て、製造プロセスにそって説明する。
【００２６】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ2膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。もち
ろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法や
プラズマＣＶＤ法あるいはスパッタ法等で成膜された多
結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）を用いても本発明を実現することができ
る。
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ2膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。もち
ろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法や
プラズマＣＶＤ法あるいはスパッタ法等で成膜された多
結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）を用いても本発明を実現することができ
る。
【００２７】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ4とＨ2の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ4 分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
18ｃｍ-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。
示すように石英基板２−１上に、ＳｉＨ4とＨ2の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ4 分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
18ｃｍ-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。
【００２８】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
【００２９】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０-6 から１×１０-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０-6 から１×１０-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。
【００３０】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。
【００３１】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパターニングする。
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパターニングする。
【００３２】次に図２（ｄ）に示されているように、ゲ
ート酸化膜２−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。
ート酸化膜２−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。
【００３３】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのドーズ量は１×１０12
〜５×１０12ｃｍ-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンドー
ズ量を少なくし、目安としては１×１０12ｃｍ-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンドーズ量を多くし、目安としては５×１０12ｃｍ
-2以上にする。
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのドーズ量は１×１０12
〜５×１０12ｃｍ-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンドー
ズ量を少なくし、目安としては１×１０12ｃｍ-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンドーズ量を多くし、目安としては５×１０12ｃｍ
-2以上にする。
【００３４】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ2Ｈ6）を流して反応させることによ
って得られる。
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ2Ｈ6）を流して反応させることによ
って得られる。
【００３５】次に図２（ｅ）に示されるように、メイン
ゲート電極２−５を形成する。該メインゲート電極材料
としては多結晶シリコン薄膜、あるいはモリブデンシリ
サイドやタングステンシリサイドやチタンシリサイドな
どのようなシリサイド膜、あるいはアルミニュウムやク
ロムなどのような金属膜、あるいはＩＴＯやＳｎＯ2な
どのような透明性導電膜などを用いることができる。成
膜方法としては、ＣＶＤ法、スパッタ法、真空蒸着法、
プラズマＣＶＤ法等の方法があるが、ここでの詳しい説
明は省略する。
ゲート電極２−５を形成する。該メインゲート電極材料
としては多結晶シリコン薄膜、あるいはモリブデンシリ
サイドやタングステンシリサイドやチタンシリサイドな
どのようなシリサイド膜、あるいはアルミニュウムやク
ロムなどのような金属膜、あるいはＩＴＯやＳｎＯ2な
どのような透明性導電膜などを用いることができる。成
膜方法としては、ＣＶＤ法、スパッタ法、真空蒸着法、
プラズマＣＶＤ法等の方法があるが、ここでの詳しい説
明は省略する。
【００３６】つぎに、図３（ａ）に示されるように第２
の絶縁膜２−６を成膜する。該第２の絶縁膜材料として
は、酸化膜あるいは窒化膜などを用いる。窒化膜の形成
方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法
などが簡単である。反応には、アンモニアガス（Ｎ
Ｈ3）とシランガスと窒素ガスとの混合ガス、あるいは
シランガスと窒素ガスとの混合ガスなどを用いる。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
の絶縁膜２−６を成膜する。該第２の絶縁膜材料として
は、酸化膜あるいは窒化膜などを用いる。窒化膜の形成
方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法
などが簡単である。反応には、アンモニアガス（Ｎ
Ｈ3）とシランガスと窒素ガスとの混合ガス、あるいは
シランガスと窒素ガスとの混合ガスなどを用いる。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
【００３７】続いて図３（ｂ）に示すように、フォトリ
ソグラフィ法により前記第２の絶縁膜２−６にゲートコ
ンタクトホール２−７を形成し、前記メインゲート電極
の１部を露出させる。
ソグラフィ法により前記第２の絶縁膜２−６にゲートコ
ンタクトホール２−７を形成し、前記メインゲート電極
の１部を露出させる。
【００３８】続いて図３（ｃ）に示されるように、サブ
ゲート電極２−８を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極２−８はメイン
ゲート電極２−５を完全にオーバーラップさせる。前記
メインゲート電極パターン端からサブゲート電極パター
ン端までの距離Ｌはオフセット領域を表わしており、図
中では２−９で示されている。該オフセット長Ｌは、イ
オン注入された不純物の横方向拡散長Ｙj の値に依って
最適化されなければならないが、薄膜トランジスタにお
いては１．５μｍ〜４μｍ程度が適している。図中では
ゲート電極の両側にＬが等しくなるように示している
が、これは必ずしも等しくならなくてもよい。
ゲート電極２−８を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極２−８はメイン
ゲート電極２−５を完全にオーバーラップさせる。前記
メインゲート電極パターン端からサブゲート電極パター
ン端までの距離Ｌはオフセット領域を表わしており、図
中では２−９で示されている。該オフセット長Ｌは、イ
オン注入された不純物の横方向拡散長Ｙj の値に依って
最適化されなければならないが、薄膜トランジスタにお
いては１．５μｍ〜４μｍ程度が適している。図中では
ゲート電極の両側にＬが等しくなるように示している
が、これは必ずしも等しくならなくてもよい。
【００３９】次に図３（ｄ）に示すように、イオン注入
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図２（ｄ）におい
て、２−１０は高濃度にイオン注入されたソース領域、
および２−１１はドレイン領域を示している。
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図２（ｄ）におい
て、２−１０は高濃度にイオン注入されたソース領域、
および２−１１はドレイン領域を示している。
【００４０】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。２−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料２−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース２−１０およ
びドレイン領域２−１１で約１×１０19から１×１０22
ｃｍ-3程度である。
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。２−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料２−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース２−１０およ
びドレイン領域２−１１で約１×１０19から１×１０22
ｃｍ-3程度である。
【００４１】次に、図４（ａ）に示すように層間絶縁膜
２−１３を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3） とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
２−１３を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3） とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
【００４２】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１３を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１３を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
【００４３】次に図４（ｂ）に示すように、層間絶縁膜
２−１３にコンタクトホールをフォトエッチングにより
形成する。そして同図に示すようにソース電極２−１４
およびドレイン電極２−１５を形成する。該ソース電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。
２−１３にコンタクトホールをフォトエッチングにより
形成する。そして同図に示すようにソース電極２−１４
およびドレイン電極２−１５を形成する。該ソース電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。
【００４４】（実施例２）図１（ｂ）に示された第２の
発明について説明する。シリコン薄膜形成からゲート酸
化膜形成までの工程は、図５（ａ）から図５（ｄ）まで
の図で表わされている。これらの工程は実施例１の項で
述べた内容と同様なのでここでの詳しい説明は省略す
る。石英基板を用い、前記非単結晶半導体薄膜として固
相成長Ｓｉ薄膜を用いた場合を実施例として説明する。
もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ
法やプラズマＣＶＤ法あるいはスパッタ法等で成膜され
た多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）を用いても本発明を実現することが
できる。
発明について説明する。シリコン薄膜形成からゲート酸
化膜形成までの工程は、図５（ａ）から図５（ｄ）まで
の図で表わされている。これらの工程は実施例１の項で
述べた内容と同様なのでここでの詳しい説明は省略す
る。石英基板を用い、前記非単結晶半導体薄膜として固
相成長Ｓｉ薄膜を用いた場合を実施例として説明する。
もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ
法やプラズマＣＶＤ法あるいはスパッタ法等で成膜され
た多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）を用いても本発明を実現することが
できる。
【００４５】続いて、ゲート電極形成工程から説明す
る。テーパー形状のゲート電極は、エッチングガスとし
て酸素ガス（Ｏ2） を混合させてプラズマエッチングす
る事によって作製する。通常は、フレオンガス（Ｃ
Ｆ4） によって多結晶シリコンあるいはシリサイド膜あ
るいはポリサイド膜等をプラズマエッチングする。この
時、Ｏ2 ガスを混合させるとマスクとなっているレジス
トもエッチング除去しながらゲート電極を加工していく
ことになる。従って、図５（ｅ）で示したようなテーパ
ー形状のゲート電極５−５が形成される。Ｏ2ガスのガ
ス分圧を大きくすると、よりなだらかなテーパー形状に
なる。このように、分圧比によりテーパー形状を制御す
ることができる。
る。テーパー形状のゲート電極は、エッチングガスとし
て酸素ガス（Ｏ2） を混合させてプラズマエッチングす
る事によって作製する。通常は、フレオンガス（Ｃ
Ｆ4） によって多結晶シリコンあるいはシリサイド膜あ
るいはポリサイド膜等をプラズマエッチングする。この
時、Ｏ2 ガスを混合させるとマスクとなっているレジス
トもエッチング除去しながらゲート電極を加工していく
ことになる。従って、図５（ｅ）で示したようなテーパ
ー形状のゲート電極５−５が形成される。Ｏ2ガスのガ
ス分圧を大きくすると、よりなだらかなテーパー形状に
なる。このように、分圧比によりテーパー形状を制御す
ることができる。
【００４６】つぎに、図６（ａ）に示されるように、前
記メインゲート電極を直接酸化させることにより第２の
絶縁膜５−６を成膜する。該第２の絶縁膜の形成方法は
ゲート酸化膜形成方法の説明の時に少し述べた。熱酸化
法やプラズマ酸化法や高圧酸化法等の方法が考えられ
る。熱酸化法に関しては前に述べたので省略する。プラ
ズマ酸化法は、酸素プラズマ中でシリコン膜を直接酸化
させるもので、６００°Ｃ以下の低温でも酸化膜が形成
できるという特徴を持っている。高圧酸化法は、高圧酸
素雰囲気中でシリコンを直接酸化させるものである。約
１００００Ｔｏｒｒから３７００００Ｔｏｒｒという高
圧酸素雰囲気中では６００°Ｃの低温で酸化膜を形成す
ることができる。ゲート酸化膜形成後なので第２の絶縁
膜はなるべく低温で形成することが望ましい。膜厚は、
厚すぎるとオン電流の低下が著しく、逆に薄すぎるとオ
フリーク電流低減の効果がなくなってしまう。そこで、
この第２の絶縁膜の膜厚は、オン電流とオフリーク電流
の関係から最適値を求める必要があるが、約５００Åか
ら３０００Å程度が適している。
記メインゲート電極を直接酸化させることにより第２の
絶縁膜５−６を成膜する。該第２の絶縁膜の形成方法は
ゲート酸化膜形成方法の説明の時に少し述べた。熱酸化
法やプラズマ酸化法や高圧酸化法等の方法が考えられ
る。熱酸化法に関しては前に述べたので省略する。プラ
ズマ酸化法は、酸素プラズマ中でシリコン膜を直接酸化
させるもので、６００°Ｃ以下の低温でも酸化膜が形成
できるという特徴を持っている。高圧酸化法は、高圧酸
素雰囲気中でシリコンを直接酸化させるものである。約
１００００Ｔｏｒｒから３７００００Ｔｏｒｒという高
圧酸素雰囲気中では６００°Ｃの低温で酸化膜を形成す
ることができる。ゲート酸化膜形成後なので第２の絶縁
膜はなるべく低温で形成することが望ましい。膜厚は、
厚すぎるとオン電流の低下が著しく、逆に薄すぎるとオ
フリーク電流低減の効果がなくなってしまう。そこで、
この第２の絶縁膜の膜厚は、オン電流とオフリーク電流
の関係から最適値を求める必要があるが、約５００Åか
ら３０００Å程度が適している。
【００４７】続いて図６（ｂ）に示すように、フォトリ
ソグラフィ法により前記第２の絶縁膜５−６にゲートコ
ンタクトホール５−７を形成し、前記メインゲート電極
の１部を露出させる。
ソグラフィ法により前記第２の絶縁膜５−６にゲートコ
ンタクトホール５−７を形成し、前記メインゲート電極
の１部を露出させる。
【００４８】続いて図６（ｃ）に示されるように、サブ
ゲート電極５−８を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極５−８はメイン
ゲート電極５−５を完全にオーバーラップさせる。前記
メインゲート電極パターン端からサブゲート電極パター
ン端までの距離Ｌはオフセット領域を表わしており、図
中では５−９で示されている。該オフセット長Ｌは、イ
オン注入された不純物の横方向拡散長Ｙjの値に依って
最適化されなければならないが、薄膜トランジスタにお
いては１．５μｍ〜４μｍ程度が適している。図中では
ゲート電極の両側にＬが等しくなるように示している
が、これは必ずしも等しくならなくてもよい。
ゲート電極５−８を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極５−８はメイン
ゲート電極５−５を完全にオーバーラップさせる。前記
メインゲート電極パターン端からサブゲート電極パター
ン端までの距離Ｌはオフセット領域を表わしており、図
中では５−９で示されている。該オフセット長Ｌは、イ
オン注入された不純物の横方向拡散長Ｙjの値に依って
最適化されなければならないが、薄膜トランジスタにお
いては１．５μｍ〜４μｍ程度が適している。図中では
ゲート電極の両側にＬが等しくなるように示している
が、これは必ずしも等しくならなくてもよい。
【００４９】次に図６（ｄ）に示すように、イオン注入
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図６（ｄ）におい
て、５−１０は高濃度にイオン注入されたソース領域、
および５−１１はドレイン領域を示している。
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図６（ｄ）におい
て、５−１０は高濃度にイオン注入されたソース領域、
および５−１１はドレイン領域を示している。
【００５０】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。５−１２で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料５−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース５−１０およ
びドレイン領域５−１１で約１×１０19から１×１０22
ｃｍ-3程度である。
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。５−１２で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料５−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース５−１０およ
びドレイン領域５−１１で約１×１０19から１×１０22
ｃｍ-3程度である。
【００５１】次に、図７（ａ）に示すように層間絶縁膜
５−１３を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3） とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
５−１３を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3） とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
【００５２】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜５−１３を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜５−１３を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
【００５３】次に図７（ｂ）に示すように、層間絶縁膜
５−１３にコンタクトホールをフォトエッチングにより
形成する。そして同図に示すようにソース電極５−１４
およびドレイン電極５−１５を形成する。該ソース電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。
５−１３にコンタクトホールをフォトエッチングにより
形成する。そして同図に示すようにソース電極５−１４
およびドレイン電極５−１５を形成する。該ソース電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。
【００５４】（実施例３）次に、図１（ｃ）で示された
本発明における第３の発明の実施例について説明する。
絶縁性非晶質材料上に、非単結晶半導体薄膜を成膜す
る。前記絶縁性非晶質材料としては、石英基板、ガラス
基板、窒化膜あるいはＳｉＯ2 膜等が用いられる。石英
基板を用いる場合はプロセス温度は１２００℃程度まで
許容されるが、ガラス基板を用いる場合は、６００℃以
下の低温プロセスに制限される。以下では、石英基板を
用い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜
を用いた場合を実施例として説明する。シリコン薄膜形
成からゲート酸化膜形成までの工程は図８（ａ）から図
８（ｄ）までに表わされている。これらの工程は実施例
１や実施例２の項で述べたのでここでの詳しい説明は省
略する。
本発明における第３の発明の実施例について説明する。
絶縁性非晶質材料上に、非単結晶半導体薄膜を成膜す
る。前記絶縁性非晶質材料としては、石英基板、ガラス
基板、窒化膜あるいはＳｉＯ2 膜等が用いられる。石英
基板を用いる場合はプロセス温度は１２００℃程度まで
許容されるが、ガラス基板を用いる場合は、６００℃以
下の低温プロセスに制限される。以下では、石英基板を
用い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜
を用いた場合を実施例として説明する。シリコン薄膜形
成からゲート酸化膜形成までの工程は図８（ａ）から図
８（ｄ）までに表わされている。これらの工程は実施例
１や実施例２の項で述べたのでここでの詳しい説明は省
略する。
【００５５】続いて、ゲート電極形成工程から説明す
る。図８（ｅ）に示されるように、メインゲート電極８
−５を形成する。該メインゲート電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイドやタン
グステンシリサイドやチタンシリサイドなどのようなシ
リサイド膜、あるいはアルミニュウムやクロムなどのよ
うな金属膜、あるいはＩＴＯやＳｎＯ2 などのような透
明性導電膜などを用いることができる。成膜方法として
は、ＣＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶ
Ｄ法等の方法があるが、ここでの詳しい説明は省略す
る。
る。図８（ｅ）に示されるように、メインゲート電極８
−５を形成する。該メインゲート電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイドやタン
グステンシリサイドやチタンシリサイドなどのようなシ
リサイド膜、あるいはアルミニュウムやクロムなどのよ
うな金属膜、あるいはＩＴＯやＳｎＯ2 などのような透
明性導電膜などを用いることができる。成膜方法として
は、ＣＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶ
Ｄ法等の方法があるが、ここでの詳しい説明は省略す
る。
【００５６】次に低濃度の不純物元素の添加を行い、図
９（ａ）に示すようなＬＤＤ領域８−６を形成する。メ
インゲート電極８−５をマスクとして自己整合的にＬＤ
Ｄ領域８−６を形成する。８−７は不純物のイオンビー
ムをあらわしている。ソース、ドレイン領域と同様に、
Ｎｃｈ薄膜トランジスタの場合はドナー型の不純物を、
Ｐｃｈ薄膜トランジスタの場合はアクセプター型の不純
物を添加する。ＬＤＤ領域の不純物濃度は、前記ソー
ス、ドレイン領域の不純物濃度よりも少なくする。イオ
ン注入法を用いる場合はイオン注入ドーズ量としては、
１×１０12〜１×１０14ｃｍ-2程度とする。不純物濃度
では１×１０17〜１×１０19ｃｍ-3程度となる。不純物
添加方法としては、イオン注入法の他に、先にも述べた
ように、レーザードーピング法あるいはプラズマドーピ
ング法などの方法がある。
９（ａ）に示すようなＬＤＤ領域８−６を形成する。メ
インゲート電極８−５をマスクとして自己整合的にＬＤ
Ｄ領域８−６を形成する。８−７は不純物のイオンビー
ムをあらわしている。ソース、ドレイン領域と同様に、
Ｎｃｈ薄膜トランジスタの場合はドナー型の不純物を、
Ｐｃｈ薄膜トランジスタの場合はアクセプター型の不純
物を添加する。ＬＤＤ領域の不純物濃度は、前記ソー
ス、ドレイン領域の不純物濃度よりも少なくする。イオ
ン注入法を用いる場合はイオン注入ドーズ量としては、
１×１０12〜１×１０14ｃｍ-2程度とする。不純物濃度
では１×１０17〜１×１０19ｃｍ-3程度となる。不純物
添加方法としては、イオン注入法の他に、先にも述べた
ように、レーザードーピング法あるいはプラズマドーピ
ング法などの方法がある。
【００５７】つぎに、図９（ｂ）に示されるように第２
の絶縁膜８−８を成膜する。該第２の絶縁膜材料として
は、酸化膜あるいは窒化膜などを用いる。窒化膜の形成
方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法
などが簡単である。反応には、アンモニアガス（Ｎ
Ｈ3）とシランガスと窒素ガスとの混合ガス、あるいは
シランガスと窒素ガスとの混合ガスなどを用いる。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
の絶縁膜８−８を成膜する。該第２の絶縁膜材料として
は、酸化膜あるいは窒化膜などを用いる。窒化膜の形成
方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法
などが簡単である。反応には、アンモニアガス（Ｎ
Ｈ3）とシランガスと窒素ガスとの混合ガス、あるいは
シランガスと窒素ガスとの混合ガスなどを用いる。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
【００５８】続いて図９（ｃ）に示すように、フォトリ
ソグラフィ法により前記第２の絶縁膜８−８にゲートコ
ンタクトホール８−９を形成し、前記メインゲート電極
の１部を露出させる。
ソグラフィ法により前記第２の絶縁膜８−８にゲートコ
ンタクトホール８−９を形成し、前記メインゲート電極
の１部を露出させる。
【００５９】続いて図９（ｄ）に示されるように、サブ
ゲート電極８−１０を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極８−１０はメイ
ンゲート電極８−５を完全にオーバーラップさせる。前
記メインゲート電極パターン端からサブゲート電極パタ
ーン端までの距離ＬはＬＤＤ長を表わしており、図中で
は８−１１で表されている。該オフセット長Ｌは、イオ
ン注入された不純物の横方向拡散長Ｙj の値に依って最
適化されなければならないが、薄膜トランジスタにおい
ては１．５μｍ〜４μｍ程度が適している。図中ではゲ
ート電極の両側にＬが等しくなるように示しているが、
これは必ずしも等しくならなくてもよい。
ゲート電極８−１０を形成する。該サブゲート電極材料
は、前記メインゲート電極材料と基本的に同じなのでこ
こでの説明は省略する。サブゲート電極８−１０はメイ
ンゲート電極８−５を完全にオーバーラップさせる。前
記メインゲート電極パターン端からサブゲート電極パタ
ーン端までの距離ＬはＬＤＤ長を表わしており、図中で
は８−１１で表されている。該オフセット長Ｌは、イオ
ン注入された不純物の横方向拡散長Ｙj の値に依って最
適化されなければならないが、薄膜トランジスタにおい
ては１．５μｍ〜４μｍ程度が適している。図中ではゲ
ート電極の両側にＬが等しくなるように示しているが、
これは必ずしも等しくならなくてもよい。
【００６０】次に図１０（ａ）に示すように、イオン注
入法により、前記第１の半導体層にアクセプター型また
はドナー型の不純物をイオン注入し、自己整合的にソー
ス領域およびドレイン領域を形成する。図１０（ａ）に
おいて、８−１２は高濃度にイオン注入されたソース領
域、および８−１３はドレイン領域を示している。
入法により、前記第１の半導体層にアクセプター型また
はドナー型の不純物をイオン注入し、自己整合的にソー
ス領域およびドレイン領域を形成する。図１０（ａ）に
おいて、８−１２は高濃度にイオン注入されたソース領
域、および８−１３はドレイン領域を示している。
【００６１】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。８−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料８−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース８−１２およ
びドレイン領域８−１３で約１×１０19から１×１０22
ｃｍ-3程度である。
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。８−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料８−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ-2程度
とする。不純物濃度に換算すると、ソース８−１２およ
びドレイン領域８−１３で約１×１０19から１×１０22
ｃｍ-3程度である。
【００６２】次に、図１０（ｂ）に示すように層間絶縁
膜８−１５を積層する。該層間絶縁膜材料としては、酸
化膜あるいは窒化膜などを用いる。絶縁性が良好ならば
膜厚はいくらでもよいが、数千Åから数μｍ程度が普通
である。窒化膜の形成方法としては、ＬＰＣＶＤ法ある
いはプラズマＣＶＤ法などが簡単である。反応には、ア
ンモニアガス（ＮＨ3） とシランガスと窒素ガスとの混
合ガス、あるいはシランガスと窒素ガスとの混合ガスな
どを用いる。 続いて、前記層間絶縁膜の緻密化と前記
ソース領域及びドレイン領域の活性化と結晶性の回復を
目的として活性化アニールを行う。活性化アニールの条
件としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程
度に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
膜８−１５を積層する。該層間絶縁膜材料としては、酸
化膜あるいは窒化膜などを用いる。絶縁性が良好ならば
膜厚はいくらでもよいが、数千Åから数μｍ程度が普通
である。窒化膜の形成方法としては、ＬＰＣＶＤ法ある
いはプラズマＣＶＤ法などが簡単である。反応には、ア
ンモニアガス（ＮＨ3） とシランガスと窒素ガスとの混
合ガス、あるいはシランガスと窒素ガスとの混合ガスな
どを用いる。 続いて、前記層間絶縁膜の緻密化と前記
ソース領域及びドレイン領域の活性化と結晶性の回復を
目的として活性化アニールを行う。活性化アニールの条
件としては、Ｎ2 ガス雰囲気中で８００〜１０００℃程
度に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
【００６３】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜８−１５を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜８−１５を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
【００６４】次に図１０（ｃ）に示すように、層間絶縁
膜８−１５にコンタクトホールをフォトエッチングによ
り形成する。そして同図に示すようにソース電極８−１
６およびドレイン電極８−１７を形成する。該ソース電
極及びドレイン電極は、アルミニュウムあるいはクロム
などの金属材料で形成する。この様にして薄膜トランジ
スタが形成される。
膜８−１５にコンタクトホールをフォトエッチングによ
り形成する。そして同図に示すようにソース電極８−１
６およびドレイン電極８−１７を形成する。該ソース電
極及びドレイン電極は、アルミニュウムあるいはクロム
などの金属材料で形成する。この様にして薄膜トランジ
スタが形成される。
【００６５】（実施例４）最後に、図１（ｄ）に示され
たテーパー形状のメインゲート電極を応用したＬＤＤ構
造薄膜トランジスタの作製方法について説明する。シリ
コン薄膜形成からゲート酸化膜形成までの工程は図１１
（ａ）から図１１（ｄ）までに示されている。これらの
工程については実施例の１から３の項で述べたのでここ
での詳しい説明は省略する。
たテーパー形状のメインゲート電極を応用したＬＤＤ構
造薄膜トランジスタの作製方法について説明する。シリ
コン薄膜形成からゲート酸化膜形成までの工程は図１１
（ａ）から図１１（ｄ）までに示されている。これらの
工程については実施例の１から３の項で述べたのでここ
での詳しい説明は省略する。
【００６６】続いて、ゲート電極形成工程から説明す
る。
る。
【００６７】図１１（ｅ）に示されるように、テーパー
形状のメインゲート電極１１−５を形成する。該メイン
ゲート電極材料としては多結晶シリコン薄膜、あるいは
モリブデンシリサイドやタングステンシリサイドやチタ
ンシリサイドなどのようなシリサイド膜、あるいは多結
晶シリコン膜上にシリサイド膜を積層したポリサイド
膜、あるいはアルミニュウムやクロムなどのような金属
膜、あるいはＩＴＯやＳｎＯ2 などのような透明性導電
膜などを用いることができる。成膜方法としては、ＣＶ
Ｄ法、スパッタ法、真空蒸着法、プラズマＣＶＤ法等の
方法があるが、ここでの詳しい説明は省略する。
形状のメインゲート電極１１−５を形成する。該メイン
ゲート電極材料としては多結晶シリコン薄膜、あるいは
モリブデンシリサイドやタングステンシリサイドやチタ
ンシリサイドなどのようなシリサイド膜、あるいは多結
晶シリコン膜上にシリサイド膜を積層したポリサイド
膜、あるいはアルミニュウムやクロムなどのような金属
膜、あるいはＩＴＯやＳｎＯ2 などのような透明性導電
膜などを用いることができる。成膜方法としては、ＣＶ
Ｄ法、スパッタ法、真空蒸着法、プラズマＣＶＤ法等の
方法があるが、ここでの詳しい説明は省略する。
【００６８】テーパー形状のゲート電極は、エッチング
ガスとして酸素ガス（Ｏ2） を混合させてプラズマエッ
チングする事によって作製する。通常は、フレオンガス
（ＣＦ4） によって多結晶シリコンあるいはシリサイド
膜あるいはポリサイド膜等をプラズマエッチングする。
この時、Ｏ2 ガスを混合させるとマスクとなっているレ
ジストもエッチング除去しながらゲート電極を加工して
いくことになる。従って、図１１（ｅ）で示したような
テーパー形状のゲート電極１１−５が形成される。Ｏ2
ガスのガス分圧を大きくすると、よりなだらかなテーパ
ー形状になる。このように、分圧比によりテーパー形状
を制御することができる。
ガスとして酸素ガス（Ｏ2） を混合させてプラズマエッ
チングする事によって作製する。通常は、フレオンガス
（ＣＦ4） によって多結晶シリコンあるいはシリサイド
膜あるいはポリサイド膜等をプラズマエッチングする。
この時、Ｏ2 ガスを混合させるとマスクとなっているレ
ジストもエッチング除去しながらゲート電極を加工して
いくことになる。従って、図１１（ｅ）で示したような
テーパー形状のゲート電極１１−５が形成される。Ｏ2
ガスのガス分圧を大きくすると、よりなだらかなテーパ
ー形状になる。このように、分圧比によりテーパー形状
を制御することができる。
【００６９】次に低濃度の不純物元素の添加を行い、図
１２（ａ）に示すようなＬＤＤ領域１１−６を形成す
る。メインゲート電極１１−５をマスクとして自己整合
的にＬＤＤ領域１１−６を形成する。１１−７は不純物
のイオンビームをあらわしている。ソース、ドレイン領
域と同様に、Ｎｃｈ薄膜トランジスタの場合はドナー型
の不純物を、Ｐｃｈ薄膜トランジスタの場合はアクセプ
ター型の不純物を添加する。ＬＤＤ領域の不純物濃度
は、前記ソース、ドレイン領域の不純物濃度よりも少な
くする。イオン注入法を用いる場合はイオン注入ドーズ
量としては、１×１０12〜１×１０14ｃｍ-2程度とす
る。不純物濃度では１×１０17〜１×１０19ｃｍ-3程度
となる。不純物添加方法としては、イオン注入法の他
に、先にも述べたように、レーザードーピング法あるい
はプラズマドーピング法などの方法がある。
１２（ａ）に示すようなＬＤＤ領域１１−６を形成す
る。メインゲート電極１１−５をマスクとして自己整合
的にＬＤＤ領域１１−６を形成する。１１−７は不純物
のイオンビームをあらわしている。ソース、ドレイン領
域と同様に、Ｎｃｈ薄膜トランジスタの場合はドナー型
の不純物を、Ｐｃｈ薄膜トランジスタの場合はアクセプ
ター型の不純物を添加する。ＬＤＤ領域の不純物濃度
は、前記ソース、ドレイン領域の不純物濃度よりも少な
くする。イオン注入法を用いる場合はイオン注入ドーズ
量としては、１×１０12〜１×１０14ｃｍ-2程度とす
る。不純物濃度では１×１０17〜１×１０19ｃｍ-3程度
となる。不純物添加方法としては、イオン注入法の他
に、先にも述べたように、レーザードーピング法あるい
はプラズマドーピング法などの方法がある。
【００７０】つぎに、図１２（ｂ）に示されるように、
前記メインゲート電極を直接酸化させることにより第２
の絶縁膜１１−８を成膜する。該第２の絶縁膜の形成方
法はゲート酸化膜形成方法の説明の時に少し述べた。熱
酸化法やプラズマ酸化法や高圧酸化法等の方法が考えら
れる。熱酸化法に関しては前に述べたので省略する。プ
ラズマ酸化法は、酸素プラズマ中でシリコン膜を直接酸
化させるもので、６００°Ｃ以下の低温でも酸化膜が形
成できるという特徴を持っている。高圧酸化法は、高圧
酸素雰囲気中でシリコンを直接酸化させるものである。
約１００００Ｔｏｒｒから３７００００Ｔｏｒｒという
高圧酸素雰囲気中では６００°Ｃの低温で酸化膜を形成
することができる。ゲート酸化膜形成後なので第２の絶
縁膜はなるべく低温で形成することが望ましい。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
前記メインゲート電極を直接酸化させることにより第２
の絶縁膜１１−８を成膜する。該第２の絶縁膜の形成方
法はゲート酸化膜形成方法の説明の時に少し述べた。熱
酸化法やプラズマ酸化法や高圧酸化法等の方法が考えら
れる。熱酸化法に関しては前に述べたので省略する。プ
ラズマ酸化法は、酸素プラズマ中でシリコン膜を直接酸
化させるもので、６００°Ｃ以下の低温でも酸化膜が形
成できるという特徴を持っている。高圧酸化法は、高圧
酸素雰囲気中でシリコンを直接酸化させるものである。
約１００００Ｔｏｒｒから３７００００Ｔｏｒｒという
高圧酸素雰囲気中では６００°Ｃの低温で酸化膜を形成
することができる。ゲート酸化膜形成後なので第２の絶
縁膜はなるべく低温で形成することが望ましい。膜厚
は、厚すぎるとオン電流の低下が著しく、逆に薄すぎる
とオフリーク電流低減の効果がなくなってしまう。そこ
で、この第２の絶縁膜の膜厚は、オン電流とオフリーク
電流の関係から最適値を求める必要があるが、約５００
Åから３０００Å程度が適している。
【００７１】続いて図１２（ｃ）に示すように、フォト
リソグラフィ法により前記第２の絶縁膜１１−８にゲー
トコンタクトホール１１−９を形成し、前記メインゲー
ト電極の１部を露出させる。
リソグラフィ法により前記第２の絶縁膜１１−８にゲー
トコンタクトホール１１−９を形成し、前記メインゲー
ト電極の１部を露出させる。
【００７２】続いて図１２（ｄ）に示されるように、サ
ブゲート電極１１−１０を形成する。該サブゲート電極
材料は、前記メインゲート電極材料と基本的に同じなの
でここでの説明は省略する。サブゲート電極１１−１０
はメインゲート電極１１−５を完全にオーバーラップさ
せる。前記メインゲート電極パターン端からサブゲート
電極パターン端までの距離ＬはＬＤＤ長を表わしてお
り、図中では１１−１１で表されている。該オフセット
長Ｌは、イオン注入された不純物の横方向拡散長Ｙjの
値に依って最適化されなければならないが、薄膜トラン
ジスタにおいては１．５μｍ〜４μｍ程度が適してい
る。図中ではゲート電極の両側にＬが等しくなるように
示しているが、これは必ずしも等しくならなくてもよ
い。
ブゲート電極１１−１０を形成する。該サブゲート電極
材料は、前記メインゲート電極材料と基本的に同じなの
でここでの説明は省略する。サブゲート電極１１−１０
はメインゲート電極１１−５を完全にオーバーラップさ
せる。前記メインゲート電極パターン端からサブゲート
電極パターン端までの距離ＬはＬＤＤ長を表わしてお
り、図中では１１−１１で表されている。該オフセット
長Ｌは、イオン注入された不純物の横方向拡散長Ｙjの
値に依って最適化されなければならないが、薄膜トラン
ジスタにおいては１．５μｍ〜４μｍ程度が適してい
る。図中ではゲート電極の両側にＬが等しくなるように
示しているが、これは必ずしも等しくならなくてもよ
い。
【００７３】次に図１３（ａ）に示すように、イオン注
入法により、前記第１の半導体層にアクセプター型また
はドナー型の不純物をイオン注入し、自己整合的にソー
ス領域およびドレイン領域を形成する。図１３（ａ）に
おいて、１１−１２は高濃度にイオン注入されたソース
領域、および１１−１３はドレイン領域を示している。
入法により、前記第１の半導体層にアクセプター型また
はドナー型の不純物をイオン注入し、自己整合的にソー
ス領域およびドレイン領域を形成する。図１３（ａ）に
おいて、１１−１２は高濃度にイオン注入されたソース
領域、および１１−１３はドレイン領域を示している。
【００７４】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。１１−１４で示される矢印は不純物のイオンビー
ムを表している。前記絶縁性非晶質材料１１−１として
石英基板を用いた場合には熱拡散法を使うことができ
る。不純物ドーズ量は、１×１０14から１×１０17ｃｍ
-2程度とする。不純物濃度に換算すると、ソース１１−
１２およびドレイン領域１１−１３で約１×１０19から
１×１０22ｃｍ-3程度である。
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。１１−１４で示される矢印は不純物のイオンビー
ムを表している。前記絶縁性非晶質材料１１−１として
石英基板を用いた場合には熱拡散法を使うことができ
る。不純物ドーズ量は、１×１０14から１×１０17ｃｍ
-2程度とする。不純物濃度に換算すると、ソース１１−
１２およびドレイン領域１１−１３で約１×１０19から
１×１０22ｃｍ-3程度である。
【００７５】次に、図１３（ｂ）に示すように層間絶縁
膜１１−１５を積層する。該層間絶縁膜材料としては、
酸化膜あるいは窒化膜などを用いる。絶縁性が良好なら
ば膜厚はいくらでもよいが、数千Åから数μｍ程度が普
通である。窒化膜の形成方法としては、ＬＰＣＶＤ法あ
るいはプラズマＣＶＤ法などが簡単である。反応には、
アンモニアガス（ＮＨ3） とシランガスと窒素ガスとの
混合ガス、あるいはシランガスと窒素ガスとの混合ガス
などを用いる。 続いて、前記層間絶縁膜の緻密化と前
記ソース領域及びドレイン領域の活性化と結晶性の回復
を目的として活性化アニールを行う。活性化アニールの
条件としては、Ｎ2 ガス雰囲気中で８００〜１０００℃
程度に低温化し、アニール時間を２０分〜１時間程度と
する。９００〜１０００℃では２０分程度のアニールで
不純物はかなり活性化される。８００〜９００℃では２
０分から１時間のアニールをする。一方、はじめに５０
０〜８００℃で１〜２０時間程度のアニールにより結晶
性を充分に回復させた後、９００〜１０００℃の高温で
活性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
膜１１−１５を積層する。該層間絶縁膜材料としては、
酸化膜あるいは窒化膜などを用いる。絶縁性が良好なら
ば膜厚はいくらでもよいが、数千Åから数μｍ程度が普
通である。窒化膜の形成方法としては、ＬＰＣＶＤ法あ
るいはプラズマＣＶＤ法などが簡単である。反応には、
アンモニアガス（ＮＨ3） とシランガスと窒素ガスとの
混合ガス、あるいはシランガスと窒素ガスとの混合ガス
などを用いる。 続いて、前記層間絶縁膜の緻密化と前
記ソース領域及びドレイン領域の活性化と結晶性の回復
を目的として活性化アニールを行う。活性化アニールの
条件としては、Ｎ2 ガス雰囲気中で８００〜１０００℃
程度に低温化し、アニール時間を２０分〜１時間程度と
する。９００〜１０００℃では２０分程度のアニールで
不純物はかなり活性化される。８００〜９００℃では２
０分から１時間のアニールをする。一方、はじめに５０
０〜８００℃で１〜２０時間程度のアニールにより結晶
性を充分に回復させた後、９００〜１０００℃の高温で
活性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
【００７６】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜１１−１５を積層する前におこなっ
てもよい。または、後に述べる、ソース電極とドレイン
電極を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜１１−１５を積層する前におこなっ
てもよい。または、後に述べる、ソース電極とドレイン
電極を形成してから前記水素化工程を行ってもよい。
【００７７】次に図１３（ｃ）に示すように、層間絶縁
膜１１−１５にコンタクトホールをフォトエッチングに
より形成する。そして同図に示すようにソース電極１１
−１６およびドレイン電極１１−１７を形成する。該ソ
ース電極及びドレイン電極は、アルミニュウムあるいは
クロムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
膜１１−１５にコンタクトホールをフォトエッチングに
より形成する。そして同図に示すようにソース電極１１
−１６およびドレイン電極１１−１７を形成する。該ソ
ース電極及びドレイン電極は、アルミニュウムあるいは
クロムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
【００７８】
【発明の効果】以上説明したように、実施例１および実
施例２で述べた本発明のようなオフセットゲート構造に
より、オフリーク電流の極めて低い薄膜トランジスタを
実現することができる。さらに、サブゲート電極を設け
たことに依って、薄膜トランジスタをオンさせたとき
に、オフセット領域にチャネルを形成させることが可能
となった。従って従来のオフセットゲート構造薄膜トラ
ンジスタではオン電流が低下すると言う問題があった
が、本発明によってオン電流の低下を防止することが可
能となった。実施例１の項で述べたように、メインゲー
ト電極の上に第２の絶縁膜を成膜し、その上にサブゲー
ト電極を設けているのでオフセット上のゲート酸化膜の
膜厚はチャネル部のゲート酸化膜の膜厚に比べて第２の
絶縁膜の膜厚分だけ厚い。このことは図１（ａ）の断面
図を参照すればわかる。従って、オフセット領域の電界
強度は非常に小さくなり、その結果としてオフリーク電
流は低減される。さらに、オフリーク電流のゲート電圧
依存性がおさえられ、オフ領域における電流の跳ね上が
りを無くすることが実現される。また、メインゲート電
極とサブゲート電極とは電気的に導通しているので４端
子とはならず、通常のように３端子の薄膜トランジスタ
である。
施例２で述べた本発明のようなオフセットゲート構造に
より、オフリーク電流の極めて低い薄膜トランジスタを
実現することができる。さらに、サブゲート電極を設け
たことに依って、薄膜トランジスタをオンさせたとき
に、オフセット領域にチャネルを形成させることが可能
となった。従って従来のオフセットゲート構造薄膜トラ
ンジスタではオン電流が低下すると言う問題があった
が、本発明によってオン電流の低下を防止することが可
能となった。実施例１の項で述べたように、メインゲー
ト電極の上に第２の絶縁膜を成膜し、その上にサブゲー
ト電極を設けているのでオフセット上のゲート酸化膜の
膜厚はチャネル部のゲート酸化膜の膜厚に比べて第２の
絶縁膜の膜厚分だけ厚い。このことは図１（ａ）の断面
図を参照すればわかる。従って、オフセット領域の電界
強度は非常に小さくなり、その結果としてオフリーク電
流は低減される。さらに、オフリーク電流のゲート電圧
依存性がおさえられ、オフ領域における電流の跳ね上が
りを無くすることが実現される。また、メインゲート電
極とサブゲート電極とは電気的に導通しているので４端
子とはならず、通常のように３端子の薄膜トランジスタ
である。
【００７９】実施例２の項で述べたように、テーパー形
状のゲート電極を形成し、このゲート電極を直接酸化さ
せることによって、膜堆積をしなくても第２の絶縁膜を
形成することができる。メインゲート電極をテーパー形
状にしたことにより、これを酸化させたときに端の部分
は完全に膜全体が酸化膜になる。従って、図１（ｂ）に
示されているようにオフセット上のゲート酸化膜の膜厚
はチャネル部のゲート酸化膜の膜厚に比べて非常に厚く
なるので、オフセット領域の電界強度は非常に小さくな
る。そのためオフリーク電流は低減される。さらに、オ
フリーク電流のゲート電圧依存性がおさえられ、オフ領
域における電流の跳ね上がりを無くすることが実現され
る。しかも４端子とはならず、通常のように３端子の薄
膜トランジスタである。本発明によれば、このように大
きな効果が得られる。
状のゲート電極を形成し、このゲート電極を直接酸化さ
せることによって、膜堆積をしなくても第２の絶縁膜を
形成することができる。メインゲート電極をテーパー形
状にしたことにより、これを酸化させたときに端の部分
は完全に膜全体が酸化膜になる。従って、図１（ｂ）に
示されているようにオフセット上のゲート酸化膜の膜厚
はチャネル部のゲート酸化膜の膜厚に比べて非常に厚く
なるので、オフセット領域の電界強度は非常に小さくな
る。そのためオフリーク電流は低減される。さらに、オ
フリーク電流のゲート電圧依存性がおさえられ、オフ領
域における電流の跳ね上がりを無くすることが実現され
る。しかも４端子とはならず、通常のように３端子の薄
膜トランジスタである。本発明によれば、このように大
きな効果が得られる。
【００８０】オフセットゲート構造では、オフセット領
域の抵抗が高いためにオン電流の低下と言う問題点が考
えられる。そこで、実施例１および実施例２で説明した
発明を応用してＬＤＤ構造を作製する方法を述べたのが
実施例３および実施例４である。本発明のようなＬＤＤ
構造により、オフリーク電流の極めて低い薄膜トランジ
スタを実現することができる。実施例３の項で述べたよ
うに、サブゲート電極を設けたことに依って、薄膜トラ
ンジスタをオンさせたときに、ＬＤＤ領域にチャネルを
形成させることが可能となった。従って従来のＬＤＤ構
造薄膜トランジスタやオフセットゲート構造薄膜トラン
ジスタではオン電流が低下すると言う問題があったが、
本発明によってオン電流の低下を防止することが可能と
なった。また、図１（ｃ）に示されるように、ＬＤＤ領
域上のゲート酸化膜の膜厚はチャネル部のゲート酸化膜
の膜厚に比べて非常に厚いので、ＬＤＤ領域の電界強度
は非常に小さくなる。従ってオフリーク電流は低減され
る。さらに、オフリーク電流のゲート電圧依存性がおさ
えられ、オフ領域における電流の跳ね上がりを無くする
ことが実現される。しかも４端子とはならず、通常のよ
うに３端子の薄膜トランジスタである。
域の抵抗が高いためにオン電流の低下と言う問題点が考
えられる。そこで、実施例１および実施例２で説明した
発明を応用してＬＤＤ構造を作製する方法を述べたのが
実施例３および実施例４である。本発明のようなＬＤＤ
構造により、オフリーク電流の極めて低い薄膜トランジ
スタを実現することができる。実施例３の項で述べたよ
うに、サブゲート電極を設けたことに依って、薄膜トラ
ンジスタをオンさせたときに、ＬＤＤ領域にチャネルを
形成させることが可能となった。従って従来のＬＤＤ構
造薄膜トランジスタやオフセットゲート構造薄膜トラン
ジスタではオン電流が低下すると言う問題があったが、
本発明によってオン電流の低下を防止することが可能と
なった。また、図１（ｃ）に示されるように、ＬＤＤ領
域上のゲート酸化膜の膜厚はチャネル部のゲート酸化膜
の膜厚に比べて非常に厚いので、ＬＤＤ領域の電界強度
は非常に小さくなる。従ってオフリーク電流は低減され
る。さらに、オフリーク電流のゲート電圧依存性がおさ
えられ、オフ領域における電流の跳ね上がりを無くする
ことが実現される。しかも４端子とはならず、通常のよ
うに３端子の薄膜トランジスタである。
【００８１】実施例４の項で述べたように、テーパー形
状のメインゲート電極を形成し、これを直接酸化させる
ことにより、端の部分は膜全体が酸化膜になる。従っ
て、図１（ｄ）に示されているようにＬＤＤ領域上ゲー
ト酸化膜の膜厚はチャネル部のゲート酸化膜の膜厚に比
べて非常に厚くなるので、ＬＤＤ領域の電界強度は非常
に小さくなる。その結果オフリーク電流は低減される。
さらに、オフリーク電流のゲート電圧依存性がおさえら
れ、オフ領域における電流の跳ね上がりを無くすること
が実現される。しかも４端子とはならず、通常のように
３端子の薄膜トランジスタである。本発明によれば、こ
のように大きな効果が得られる。
状のメインゲート電極を形成し、これを直接酸化させる
ことにより、端の部分は膜全体が酸化膜になる。従っ
て、図１（ｄ）に示されているようにＬＤＤ領域上ゲー
ト酸化膜の膜厚はチャネル部のゲート酸化膜の膜厚に比
べて非常に厚くなるので、ＬＤＤ領域の電界強度は非常
に小さくなる。その結果オフリーク電流は低減される。
さらに、オフリーク電流のゲート電圧依存性がおさえら
れ、オフ領域における電流の跳ね上がりを無くすること
が実現される。しかも４端子とはならず、通常のように
３端子の薄膜トランジスタである。本発明によれば、こ
のように大きな効果が得られる。
【００８２】さらに、従来のオフセットゲート構造の薄
膜トランジスタを作製するには異方性エッチングにより
ゲート電極側壁をもうけてＬＤＤ領域を形成していた
が、本発明に依って、このような複雑な工程を省略する
ことが可能となった。
膜トランジスタを作製するには異方性エッチングにより
ゲート電極側壁をもうけてＬＤＤ領域を形成していた
が、本発明に依って、このような複雑な工程を省略する
ことが可能となった。
【００８３】以上述べたように、本発明により、３端子
のままで、オン電流の低減が極めて少なく、オフリーク
電流のきわめて少ない薄膜トランジスタを非常に簡単な
工程で作製することが可能となった。本発明は非常に大
きな効果をもたらすものである。
のままで、オン電流の低減が極めて少なく、オフリーク
電流のきわめて少ない薄膜トランジスタを非常に簡単な
工程で作製することが可能となった。本発明は非常に大
きな効果をもたらすものである。
【００８４】図１４に、トランジスタ特性に対する本発
明の効果を図示して説明する。図１４は、Ｎｃｈ薄膜ト
ランジスタの特性を示す図である。横軸はゲート電圧、
縦軸はドレイン電流を表している。１４−１は従来の非
オフセットゲート構造薄膜トランジスタのトランジスタ
カーブである。大きなオン電流が得られるが、オフリー
ク電流が大きく、オフ領域においてゲート電圧に依存し
たオフリーク電流のはねあがりが非常に大きい。１４−
２は従来のオフセットゲート構造薄膜トランジスタのト
ランジスタカーブである。オフリーク電流は低減されそ
のはね上がりも抑えられているが、オン電流が低下して
しまう。これは、オフセット領域が高抵抗領域としてチ
ャネル領域に直列につながっているからである。これに
対して本発明により作製した薄膜トランジスタのトラン
ジスタカーブは１４−３に示す曲線で示されている。本
発明により、非オフセットゲート構造薄膜トランジスタ
と同程度のオン電流お確保したままで、オフリーク電流
の低減が実現される。
明の効果を図示して説明する。図１４は、Ｎｃｈ薄膜ト
ランジスタの特性を示す図である。横軸はゲート電圧、
縦軸はドレイン電流を表している。１４−１は従来の非
オフセットゲート構造薄膜トランジスタのトランジスタ
カーブである。大きなオン電流が得られるが、オフリー
ク電流が大きく、オフ領域においてゲート電圧に依存し
たオフリーク電流のはねあがりが非常に大きい。１４−
２は従来のオフセットゲート構造薄膜トランジスタのト
ランジスタカーブである。オフリーク電流は低減されそ
のはね上がりも抑えられているが、オン電流が低下して
しまう。これは、オフセット領域が高抵抗領域としてチ
ャネル領域に直列につながっているからである。これに
対して本発明により作製した薄膜トランジスタのトラン
ジスタカーブは１４−３に示す曲線で示されている。本
発明により、非オフセットゲート構造薄膜トランジスタ
と同程度のオン電流お確保したままで、オフリーク電流
の低減が実現される。
【００８５】図１５は本発明において、前記メインゲー
ト電極パターン端からサブゲート電極パターン端までの
距離つまりオフセット長Ｌの効果を説明する図である。
これまでの実験の結果、多結晶シリコン膜に不純物原子
をイオン注入し１０００℃程度で活性化アニールを行う
と、注入された不純物原子は約１μｍ横方向に拡散する
ことがわかっている。この結果がこの図に反映されてい
る。同図において、１５−１はＬ＝１μｍの時のトラン
ジスタカーブを示し、１５−２はＬ＝１．５μｍの時の
トランジスタカーブを示している。不純物の横方向拡散
長が約１μｍあるために、Ｌ＝１μｍの場合はソース、
ドレイン領域がゲート電極の下まで入り込んでくる。従
って１５−１のカーブで示したようにゲート電圧負の場
合のドレイン電流すなわちリーク電流は、ゲート電圧に
依存して大きくはね上がる。これに対して本発明におい
ては、Ｌ≧１．５μｍとしたので不純物が横方向に拡散
してもソース、ドレイン領域がゲート電極の下までは入
り込んでくることはない。Ｌ＝１．５μｍの場合、片側
で約０．５μｍのオフセット領域が形成されることとな
る。従って１５−２のカーブで示したようにリーク電流
のゲート電圧に依存した跳ね上がりがまったくなくな
る。ただし、オフセット領域の影響でチャネル抵抗が大
きくなり、オン電流が低下することとなる。従ってＬを
大きくし過ぎるとオン電流が極めて小さくなってしま
う。Ｌ＝４．５μｍの場合のカーブを８−３に示した。
オフセット領域は片側で約３．５μｍにもなり、チャネ
ル抵抗が大きすぎて極端にオン電流が低下してしまう。
従って本発明においては、Ｌ≦４μｍと規定した。本発
明の薄膜トランジスタにおいては、オンのときにはオフ
セット領域にも電界がかかるのでオン電流の低下はほと
んど抑えられる。
ト電極パターン端からサブゲート電極パターン端までの
距離つまりオフセット長Ｌの効果を説明する図である。
これまでの実験の結果、多結晶シリコン膜に不純物原子
をイオン注入し１０００℃程度で活性化アニールを行う
と、注入された不純物原子は約１μｍ横方向に拡散する
ことがわかっている。この結果がこの図に反映されてい
る。同図において、１５−１はＬ＝１μｍの時のトラン
ジスタカーブを示し、１５−２はＬ＝１．５μｍの時の
トランジスタカーブを示している。不純物の横方向拡散
長が約１μｍあるために、Ｌ＝１μｍの場合はソース、
ドレイン領域がゲート電極の下まで入り込んでくる。従
って１５−１のカーブで示したようにゲート電圧負の場
合のドレイン電流すなわちリーク電流は、ゲート電圧に
依存して大きくはね上がる。これに対して本発明におい
ては、Ｌ≧１．５μｍとしたので不純物が横方向に拡散
してもソース、ドレイン領域がゲート電極の下までは入
り込んでくることはない。Ｌ＝１．５μｍの場合、片側
で約０．５μｍのオフセット領域が形成されることとな
る。従って１５−２のカーブで示したようにリーク電流
のゲート電圧に依存した跳ね上がりがまったくなくな
る。ただし、オフセット領域の影響でチャネル抵抗が大
きくなり、オン電流が低下することとなる。従ってＬを
大きくし過ぎるとオン電流が極めて小さくなってしま
う。Ｌ＝４．５μｍの場合のカーブを８−３に示した。
オフセット領域は片側で約３．５μｍにもなり、チャネ
ル抵抗が大きすぎて極端にオン電流が低下してしまう。
従って本発明においては、Ｌ≦４μｍと規定した。本発
明の薄膜トランジスタにおいては、オンのときにはオフ
セット領域にも電界がかかるのでオン電流の低下はほと
んど抑えられる。
【００８６】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。
【００８７】本発明によって作製された薄膜トランジス
タは優れた特性を有する。従来に比べて、薄膜トランジ
スタのオフリーク電流は小さくなる。またスレッシュホ
ルド電圧も小さくなりトランジスタ特性が大きく改善さ
れる。オフセットゲート構造によるオン電流の低下がま
ったくない。
タは優れた特性を有する。従来に比べて、薄膜トランジ
スタのオフリーク電流は小さくなる。またスレッシュホ
ルド電圧も小さくなりトランジスタ特性が大きく改善さ
れる。オフセットゲート構造によるオン電流の低下がま
ったくない。
【００８８】非晶質絶縁基板上に優れた特性の薄膜トラ
ンジスタを作製することが可能となるので、ドライバー
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。オフ
リーク電流が非常に小さいことから画素の保持特性も向
上する。さらに、電源電圧の低減、消費電流の低減、信
頼性の向上に対して大きな効果がある。また、６００℃
以下の低温プロセスによる作製も可能なので、アクティ
ブマトリクス基板の低価格化及び大面積化に対してもそ
の効果は大きい。
ンジスタを作製することが可能となるので、ドライバー
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。オフ
リーク電流が非常に小さいことから画素の保持特性も向
上する。さらに、電源電圧の低減、消費電流の低減、信
頼性の向上に対して大きな効果がある。また、６００℃
以下の低温プロセスによる作製も可能なので、アクティ
ブマトリクス基板の低価格化及び大面積化に対してもそ
の効果は大きい。
【００８９】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。
【００９０】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ2Ｏ3，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
ァイア基板あるいはＭｇＯ・Ａｌ2Ｏ3，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
【００９１】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
【００９２】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
【図１】 （ａ）から（ｄ）は、本発明の薄膜トランジ
スタの構造断面図である。
スタの構造断面図である。
【図２】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
薄膜トランジスタの工程断面図である。
【図３】 （ａ）から（ｄ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図３
（ａ）は、図２（ｅ）から続いている。
薄膜トランジスタの工程断面図である。ただし、図３
（ａ）は、図２（ｅ）から続いている。
【図４】 （ａ）から（ｂ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図４
（ａ）は、図３（ｄ）から続いている。
薄膜トランジスタの工程断面図である。ただし、図４
（ａ）は、図３（ｄ）から続いている。
【図５】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
薄膜トランジスタの工程断面図である。
【図６】 （ａ）から（ｄ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図６
（ａ）は、図５（ｅ）から続いている。
薄膜トランジスタの工程断面図である。ただし、図６
（ａ）は、図５（ｅ）から続いている。
【図７】 （ａ）から（ｂ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図７
（ａ）は、図６（ｄ）から続いている。
薄膜トランジスタの工程断面図である。ただし、図７
（ａ）は、図６（ｄ）から続いている。
【図８】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
薄膜トランジスタの工程断面図である。
【図９】 （ａ）から（ｄ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図９
（ａ）は、図８（ｅ）から続いている。
薄膜トランジスタの工程断面図である。ただし、図９
（ａ）は、図８（ｅ）から続いている。
【図１０】 （ａ）から（ｃ）は、本発明の実施例を示
す薄膜トランジスタの工程断面図である。ただし、図１
０（ａ）は、図９（ｄ）から続いている。
す薄膜トランジスタの工程断面図である。ただし、図１
０（ａ）は、図９（ｄ）から続いている。
【図１１】 （ａ）から（ｅ）は、本発明の実施例を示
す薄膜トランジスタの工程断面図である。
す薄膜トランジスタの工程断面図である。
【図１２】 （ａ）から（ｄ）は、本発明の実施例を示
す薄膜トランジスタの工程断面図である。ただし、図１
２（ａ）は、図１１（ｅ）から続いている。
す薄膜トランジスタの工程断面図である。ただし、図１
２（ａ）は、図１１（ｅ）から続いている。
【図１３】 （ａ）から（ｃ）は、本発明の実施例を示
す薄膜トランジスタの工程断面図である。ただし、図１
３（ａ）は、図１２（ｄ）から続いている。
す薄膜トランジスタの工程断面図である。ただし、図１
３（ａ）は、図１２（ｄ）から続いている。
【図１４】 本発明の効果を示すＮｃｈ薄膜トランジス
タの特性図である。
タの特性図である。
【図１５】 本発明において、オフセット長Ｌの効果を
示すＮｃｈ薄膜トランジスタの特性図である。
示すＮｃｈ薄膜トランジスタの特性図である。
【図１６】 従来のオフセットゲート構造薄膜トランジ
スタを説明するための構造断面図である。
スタを説明するための構造断面図である。
１− １ メインゲート電極 １− ２ サブゲート電極 １− ３ ゲート絶縁膜 １− ４ 第２の絶縁膜 １− ７ テーパー形状のメインゲート電極 １− ８ ＬＤＤ領域 ２− ４ ゲート絶縁膜 ２− ５ メインゲート電極 ２− ６ 第２の絶縁膜 ２− ７ ゲートコンタクトホール ２− ８ サブゲート電極 ２− ９ オフセット領域 ２−１０ ソース領域 ２−１１ ドレイン領域 ５− ４ ゲート絶縁膜 ５− ５ テーパー形状のメインゲート電極 ５− ６ メインゲート電極の酸化により形成された第
２の絶縁膜 ５− ７ ゲートコンタクトホール ５− ８ サブゲート電極 ５− ９ オフセット領域 ５−１０ ソース領域 ５−１１ ドレイン領域 ８− ４ ゲート絶縁膜 ８− ５ メインゲート電極 ８− ６ ＬＤＤ領域 ８− ８ 第２の絶縁膜 ８− ９ ゲートコンタクトホール ８−１０ サブゲート電極 ８−１１ ＬＤＤ領域 ８−１２ ソース領域 ８−１３ ドレイン領域 １１− ４ ゲート絶縁膜 １１− ５ テーパー形状のメインゲート電極 １１− ６ ＬＤＤ領域 １１− ８ メインゲート電極を酸化して形成した第２
の絶縁膜 １１− ９ ゲートコンタクトホール １１−１０ サブゲート電極 １１−１１ ＬＤＤ領域 １１−１２ ソース領域 １１−１３ ドレイン領域 １４− １ 従来方法により作製した非オフセットゲー
ト構造Ｎｃｈ薄膜トランジスタの特性 １４− ２ 従来方法により作製したオフセットゲート
構造Ｎｃｈ薄膜トランジスタの特性 １４− ３ 本発明により作製したＮｃｈ薄膜トランジ
スタの特性 １５− １ Ｌ＝１μｍの場合のＮｃｈ薄膜トランジス
タの特性 １５− ２ Ｌ＝１．５μｍの場合のＮｃｈ薄膜トラン
ジスタの特性 １５− ３ Ｌ＝４．５μｍの場合のＮｃｈ薄膜トラン
ジスタの特性
２の絶縁膜 ５− ７ ゲートコンタクトホール ５− ８ サブゲート電極 ５− ９ オフセット領域 ５−１０ ソース領域 ５−１１ ドレイン領域 ８− ４ ゲート絶縁膜 ８− ５ メインゲート電極 ８− ６ ＬＤＤ領域 ８− ８ 第２の絶縁膜 ８− ９ ゲートコンタクトホール ８−１０ サブゲート電極 ８−１１ ＬＤＤ領域 ８−１２ ソース領域 ８−１３ ドレイン領域 １１− ４ ゲート絶縁膜 １１− ５ テーパー形状のメインゲート電極 １１− ６ ＬＤＤ領域 １１− ８ メインゲート電極を酸化して形成した第２
の絶縁膜 １１− ９ ゲートコンタクトホール １１−１０ サブゲート電極 １１−１１ ＬＤＤ領域 １１−１２ ソース領域 １１−１３ ドレイン領域 １４− １ 従来方法により作製した非オフセットゲー
ト構造Ｎｃｈ薄膜トランジスタの特性 １４− ２ 従来方法により作製したオフセットゲート
構造Ｎｃｈ薄膜トランジスタの特性 １４− ３ 本発明により作製したＮｃｈ薄膜トランジ
スタの特性 １５− １ Ｌ＝１μｍの場合のＮｃｈ薄膜トランジス
タの特性 １５− ２ Ｌ＝１．５μｍの場合のＮｃｈ薄膜トラン
ジスタの特性 １５− ３ Ｌ＝４．５μｍの場合のＮｃｈ薄膜トラン
ジスタの特性
Claims (16)
- 【請求項１】 ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、ゲート絶縁膜の上にメインゲート電極を有
し、該メインゲート電極のうえにコンタクトホールを有
する第２の絶縁膜をはさんで前記メインゲート電極と電
気的に導通されたサブゲート電極を有し、該サブゲート
電極をマスクとして自己整合的にソース領域およびドレ
イン領域が形成されていることを特徴とする薄膜半導体
装置。 - 【請求項２】 請求項１のサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする薄膜半導体装置。 - 【請求項３】 請求項１のサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する薄膜半導体装置。 - 【請求項４】 請求項１の薄膜半導体装置の製造方法に
於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、 （ｃ） 前記メインゲート電極の上に第２の絶縁膜を成
膜する工程、 （ｄ） 前記第２の絶縁膜にゲートコンタクトホールを
形成し、前記メインゲート電極の１部を露出させる工
程、 （ｅ） 前記メインゲート電極を完全にオーバーラップ
するようなサブゲート電極を形成する工程、 （ｆ） 前記サブゲート電極をマスクとしてリン、ヒ素
あるいはボロン等の不純物をイオン注入することによ
り、前記サブゲート電極に対して自己整合的に、ソース
領域、ドレイン領域およびオフセット領域を形成する工
程、 （ｇ） 層間絶縁膜を積層する工程、 （ｈ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする薄膜半導体装置の製造方法。 - 【請求項５】 ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、ゲート絶縁膜の上にテーパー形状のメイン
ゲート電極を有し、該メインゲート電極を酸化させて該
メインゲート電極上に第２の絶縁膜を形成し、該第２の
絶縁膜にコンタクトホールを形成して前記メインゲート
電極と電気的に導通されたサブゲート電極を有し、該サ
ブゲート電極をマスクとして自己整合的にソース領域お
よびドレイン領域が形成されていることを特徴とする薄
膜半導体装置。 - 【請求項６】 請求項５のサブゲート電極長をＬs、メ
インゲート電極長をＬmとすると、すくなくともＬs＞Ｌ
mの条件を満たすことを特徴とする薄膜半導体装置。 - 【請求項７】 請求項５のサブゲート電極は、メインゲ
ート電極を完全にオーバーラップしていることを特徴と
する薄膜半導体装置。 - 【請求項８】 請求項５の薄膜半導体装置の製造方法に
於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、 （ｃ） 前記メインゲート電極を直接酸化させて、第２
の絶縁膜を成膜する工程、 （ｄ） 前記第２の絶縁膜にゲートコンタクトホールを
形成し、前記メインゲート電極の１部を露出させる工
程、 （ｅ） 前記メインゲート電極を完全にオーバーラップ
するようなサブゲート電極を形成する工程、 （ｆ） 前記サブゲート電極をマスクとしてリン、ヒ素
あるいはボロン等の不純物をイオン注入することによ
り、前記サブゲート電極に対して自己整合的に、ソース
領域、ドレイン領域およびオフセット領域を形成する工
程、 （ｇ） 層間絶縁膜を積層する工程、 （ｈ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする薄膜半導体装置の製造方法。 - 【請求項９】 ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、ゲート絶縁膜の上にメインゲート電極を有
し、該メインゲート電極をマスクとして低濃度の不純物
をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域が形成され、該メインゲート電極の
うえにコンタクトホールを有する第２の絶縁膜をはさん
で前記メインゲート電極と電気的に導通されたサブゲー
ト電極を有し、該サブゲート電極をマスクとして高濃度
の不純物をイオン注入して自己整合的にソース領域およ
びドレイン領域が形成されていることを特徴とする薄膜
半導体装置。 - 【請求項１０】 請求項９のサブゲート電極長をＬs、
メインゲート電極長をＬmとすると、すくなくともＬs＞
Ｌmの条件を満たすことを特徴とする薄膜半導体装置。 - 【請求項１１】 請求項９のサブゲート電極は、メイン
ゲート電極を完全にオーバーラップしていることを特徴
とする薄膜半導体装置。 - 【請求項１２】 請求項９の薄膜半導体装置の製造方法
に於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上にメインゲート電極を形成
する工程、 （ｃ） 前記メインゲート電極の上に第２の絶縁膜を成
膜する工程、 （ｄ） 前記メインゲート電極をマスクとして、１×１
０19ｃｍ-3以下の低濃度のリン、ヒ素あるいはボロン等
の不純物をイオン注入することにより、ＬＤＤ領域を形
成する工程、 （ｅ） 前記第２の絶縁膜にゲートコンタクトホールを
形成し、前記メインゲート電極の１部を露出させる工
程、 （ｆ） 前記メインゲート電極を完全にオーバーラップ
するようなサブゲート電極を形成する工程、 （ｇ） 前記サブゲート電極をマスクとして１×１０19
ｃｍ-3以上の高濃度のリン、ヒ素あるいはボロン等の不
純物をイオン注入することにより、前記サブゲート電極
に対して自己整合的に、ソース領域、ドレイン領域およ
びオフセット領域を形成する工程、 （ｈ） 層間絶縁膜を積層する工程、 （ｉ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする薄膜半導体装置の製造方法。 - 【請求項１３】 ソース領域、ドレイン領域、ゲート絶
縁膜およびゲート電極を有するプレーナー型薄膜半導体
装置において、ゲート絶縁膜の上にテーパー形状のメイ
ンゲート電極を有し、該メインゲート電極をマスクとし
て低濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成され、該メ
インゲート電極を酸化させて該メインゲート電極上に第
２の絶縁膜を形成し、該第２の絶縁膜にコンタクトホー
ルを形成して前記メインゲート電極と電気的に導通され
たサブゲート電極を有し、該サブゲート電極をマスクと
して高濃度の不純物をイオン注入して自己整合的にソー
ス領域およびドレイン領域が形成されていることを特徴
とする薄膜半導体装置。 - 【請求項１４】 請求項１３のサブゲート電極長をＬ
s 、メインゲート電極長をＬm とすると、すくなくとも
Ｌs ＞Ｌm の条件を満たすことを特徴とする薄膜半導体
装置。 - 【請求項１５】 請求項１３のサブゲート電極は、メイ
ンゲート電極を完全にオーバーラップしていることを特
徴とする薄膜半導体装置。 - 【請求項１６】 請求項１３の薄膜半導体装置の製造方
法に於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上にテーパーエッチングによ
りテーパー形状のメインゲート電極を形成する工程、 （ｃ） 前記メインゲート電極をマスクとして、１×１
０19ｃｍ-3以下の低濃度のリン、ヒ素あるいはボロン等
の不純物をイオン注入することにより、ＬＤＤ領域を形
成する工程、 （ｄ） 前記メインゲート電極を直接酸化させて、第２
の絶縁膜を成膜する工程、 （ｅ） 前記第２の絶縁膜にゲートコンタクトホールを
形成し、前記メインゲート電極の１部を露出させる工
程、 （ｆ） 前記メインゲート電極を完全にオーバーラップ
するようなサブゲート電極を形成する工程、 （ｇ） 前記サブゲート電極をマスクとして１×１０19
ｃｍ-3以上の高濃度のリン、ヒ素あるいはボロン等の不
純物をイオン注入することにより、前記サブゲート電極
に対して自己整合的に、ソース領域、ドレイン領域およ
びオフセット領域を形成する工程、 （ｈ） 層間絶縁膜を積層する工程、 （ｉ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16602092A JP3173135B2 (ja) | 1992-06-24 | 1992-06-24 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16602092A JP3173135B2 (ja) | 1992-06-24 | 1992-06-24 | 薄膜半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613407A true JPH0613407A (ja) | 1994-01-21 |
| JP3173135B2 JP3173135B2 (ja) | 2001-06-04 |
Family
ID=15823435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16602092A Expired - Lifetime JP3173135B2 (ja) | 1992-06-24 | 1992-06-24 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173135B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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