JPH02288341A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH02288341A JPH02288341A JP10964789A JP10964789A JPH02288341A JP H02288341 A JPH02288341 A JP H02288341A JP 10964789 A JP10964789 A JP 10964789A JP 10964789 A JP10964789 A JP 10964789A JP H02288341 A JPH02288341 A JP H02288341A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野ｊ
本発明は、ＭＩＳ型半導体装置の構造に関する。
〔従来の技術］
半導体装置の微細化、高集積化にともないＭＯ８型トラ
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。この問題を解決するための
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）という横道が提案されているが、このＬＤＤをさらに
改良した構造が次の文献に掲載されている。 （Ｒ，
ＩＺＡＷＡ、Ｔ、にＵＲＥ、Ｅ、 ＴＡＫＥＤＡ、 ”
ＴＨＥ ＩｕＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＩＩＩＡＩ
Ｎ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ
Ｊ ＦＯＲＤＥＥＰ ＳＵＢ ＭＩＣＲＯＮ Ｖ
ＬＳＩ’Ｓ ” 、 ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ−
ｐｐ３８−ｐｐ４１１９〔発明が解決しようとする課題
１ しかし、前述の従来技術では、製造プロセスがかなり複
雑であり、低濃度不純物拡散層の寸法制御性が悪く、ゲ
ート電極の段差が大きいために、平坦性が悪いという課
題を有する。
ンジスタも微細化されてきている。しかし、素子寸法を
微細化することによりホットキャリアによる特性劣化と
いう問題が生じてきている。この問題を解決するための
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）という横道が提案されているが、このＬＤＤをさらに
改良した構造が次の文献に掲載されている。 （Ｒ，
ＩＺＡＷＡ、Ｔ、にＵＲＥ、Ｅ、 ＴＡＫＥＤＡ、 ”
ＴＨＥ ＩｕＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＩＩＩＡＩ
Ｎ ０ＶＥＲＬＡＰＰＥＤ ＬＤＤ （ＧＯＬＤ
Ｊ ＦＯＲＤＥＥＰ ＳＵＢ ＭＩＣＲＯＮ Ｖ
ＬＳＩ’Ｓ ” 、 ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ−
ｐｐ３８−ｐｐ４１１９〔発明が解決しようとする課題
１ しかし、前述の従来技術では、製造プロセスがかなり複
雑であり、低濃度不純物拡散層の寸法制御性が悪く、ゲ
ート電極の段差が大きいために、平坦性が悪いという課
題を有する。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、製造プロセスが容易であり、寸法
制御性、平坦性が良好な半導体装置を提供するところに
ある。
目的とするところは、製造プロセスが容易であり、寸法
制御性、平坦性が良好な半導体装置を提供するところに
ある。
〔課題を解決するための手段］
本発明の半導体装置は、
ｌ）第１導電型半導体基板、ゲート絶縁膜、ゲート電極
から成るＭＩＳ型半導体装置において、前記ゲート電極
が下層筒１の導電体、上層は下層より幅の狭い第２の導
電体であり、前記第２の導電体の側壁には絶縁膜もしく
は第３の導電体のサイドウオールが形成され、前記サイ
ドウオールの端部が前記第１の導電体の端部に一致し。
から成るＭＩＳ型半導体装置において、前記ゲート電極
が下層筒１の導電体、上層は下層より幅の狭い第２の導
電体であり、前記第２の導電体の側壁には絶縁膜もしく
は第３の導電体のサイドウオールが形成され、前記サイ
ドウオールの端部が前記第１の導電体の端部に一致し。
前記第１導電型半導体基板表面に形成された低濃度第２
導電型不純物拡散層が、＠記すイドウオールの直下に位
置することを特徴とする。
導電型不純物拡散層が、＠記すイドウオールの直下に位
置することを特徴とする。
〔実 施 例１
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図（ａ）は本発明による半導体装置を表わす断面図
であり、１０１はＰ型Ｓｉ基板、１０２は素子分離用酸
化膜、１０３はゲート酸化膜、１０４は多結晶Ｓｉ （
１０００〜２０００人）、１０５はＭｏシリサイド （
１５００〜２５００人）、１０７は絶縁膜サイドウオー
ルである。１０６は低濃度Ｎ型不純物拡散層、１０８は
高濃度不純物拡散層であり、図示したように前記低１度
不純物拡散層１０６は、前記ゲート酸化膜１０３をはさ
んで、先端部が前記Ｍｏシリサイド１０５の端部のほぼ
直下にくるように形成されている。
であり、１０１はＰ型Ｓｉ基板、１０２は素子分離用酸
化膜、１０３はゲート酸化膜、１０４は多結晶Ｓｉ （
１０００〜２０００人）、１０５はＭｏシリサイド （
１５００〜２５００人）、１０７は絶縁膜サイドウオー
ルである。１０６は低濃度Ｎ型不純物拡散層、１０８は
高濃度不純物拡散層であり、図示したように前記低１度
不純物拡散層１０６は、前記ゲート酸化膜１０３をはさ
んで、先端部が前記Ｍｏシリサイド１０５の端部のほぼ
直下にくるように形成されている。
第１図（ｂ）は本発明の伯の実施例を表わす断面図であ
り、ここでは第１図（ａ）で用いた絶縁膜サイドウオー
ルの代わりにダンゲステンサイドウオール１０７′が用
いられている。
り、ここでは第１図（ａ）で用いた絶縁膜サイドウオー
ルの代わりにダンゲステンサイドウオール１０７′が用
いられている。
次に本発明の製造方法を第２図（ａ）〜 により説明す
る。
る。
工程（１）・・・第２図（ａ）
Ｐ型Ｓｉ基板１０１上にＬＯＣＯ５法で素子分離用酸化
膜１０２を２０００〜７０００人形成した後に、ゲート
酸化膜１０３を熱酸化法により１００〜３００人形成し
、さらに化学的気相成長法により全面に多結晶５ｉ１０
４を１０００〜２０００人形成する。全面にリンあるい
はＡｓ等のＮ型不純物を拡散法またはイオン打込法にて
注入した後に、スパッタ法でＭｏシリサイド１０５を１
５００〜２５００人形成する。
膜１０２を２０００〜７０００人形成した後に、ゲート
酸化膜１０３を熱酸化法により１００〜３００人形成し
、さらに化学的気相成長法により全面に多結晶５ｉ１０
４を１０００〜２０００人形成する。全面にリンあるい
はＡｓ等のＮ型不純物を拡散法またはイオン打込法にて
注入した後に、スパッタ法でＭｏシリサイド１０５を１
５００〜２５００人形成する。
工程（２）・・・第２図（ｂ）
レジストパターンを用いて、前記Ｍｏシリサイド１０５
の一部をエツチング除去し、レジストパターン除去後、
＠記ＭＯシリサイドパターンをマスクにリン１０６′を
ＤＯ３Ｅ量１０′２〜１０１０１１Ｃ”、エネルギー１
００〜２００ｋｅＶでイオン注入することで前記多結晶
５ｉ１０４を通過し、低濃度Ｎ型不純物拡散層１０６を
前記基板１０１表面に形成する。
の一部をエツチング除去し、レジストパターン除去後、
＠記ＭＯシリサイドパターンをマスクにリン１０６′を
ＤＯ３Ｅ量１０′２〜１０１０１１Ｃ”、エネルギー１
００〜２００ｋｅＶでイオン注入することで前記多結晶
５ｉ１０４を通過し、低濃度Ｎ型不純物拡散層１０６を
前記基板１０１表面に形成する。
工程（３）・・・第２図（ｃ）
全面に化学的気相成長法により絶縁膜（酸化膜または窒
化膜）またはタングステンを２０００〜６０００人形成
した後に全面リアクティブイオンでエツチングし、絶縁
膜サイドウオール１０７またはタングステンサイドウオ
ール１０７′を形成する。
化膜）またはタングステンを２０００〜６０００人形成
した後に全面リアクティブイオンでエツチングし、絶縁
膜サイドウオール１０７またはタングステンサイドウオ
ール１０７′を形成する。
工程（４）・・・第２図（ｄ）
前記Ｍｏシリサイド１０５及び絶縁膜サイドウオール１
０７（又はタングステンサイドウオール１０７′）をマ
スクにＡｓ １０８゛を６０〜１２０ｋｅＶのエネルギ
ー ＋ＱＩＳ程度のＤＯ５Ｅｉｌでイオン注入し、電気
炉、またはハロゲンランプでアニールし、高濃度Ｎ型不
純物拡散層１０８を形成する０以上実施例に基づき本発
明を説明してきたが、本発明は実施例に限定されるもの
ではなく、発明の主旨を逸脱しない範囲で種々変更可能
なことは言うまでもない。
０７（又はタングステンサイドウオール１０７′）をマ
スクにＡｓ １０８゛を６０〜１２０ｋｅＶのエネルギ
ー ＋ＱＩＳ程度のＤＯ５Ｅｉｌでイオン注入し、電気
炉、またはハロゲンランプでアニールし、高濃度Ｎ型不
純物拡散層１０８を形成する０以上実施例に基づき本発
明を説明してきたが、本発明は実施例に限定されるもの
ではなく、発明の主旨を逸脱しない範囲で種々変更可能
なことは言うまでもない。
例えばゲート電極に用いた導電体は多結晶Ｓｉ及びＭｏ
シリサイドであるが、これらはＣ０１Ｎｉ、Ｐｔ、Ｗ、
Ｔｉ、Ｔａ等の高融点金属もしくはそのシリサイドであ
ってもよいし、サイドウオールとして用いたＷの代わり
に上記の材料を用いてもかまわない。
シリサイドであるが、これらはＣ０１Ｎｉ、Ｐｔ、Ｗ、
Ｔｉ、Ｔａ等の高融点金属もしくはそのシリサイドであ
ってもよいし、サイドウオールとして用いたＷの代わり
に上記の材料を用いてもかまわない。
［発明の効果］
本発明によれば、製造プロセスが容易で＄１目Ｊ口性の
よいＧＯＬＤ構造の半導体装置を提供できるという効果
を有する。
よいＧＯＬＤ構造の半導体装置を提供できるという効果
を有する。
具体的には、
１）低濃度不純物拡散層の寸法制御性が良い。
２）ゲート電極の段差が小さく平坦性が良い。
０７′
０８ ・
０８′
絶縁膜サイドウオール
タングステンサイドウオール
・高濃度Ｎ型不純物拡散層
・ Ａｓ
以上
第１図（ａ）（ｂ）は本発明の構造を表わす断面図。
第２図（ａ）〜（ｄ）は本発明の製造方法を表わす断面
図。
図。
Claims (1)
- （１）第１導電型半導体基板、ゲート絶縁膜、ゲート電
極から成るＭＩＳ型半導体装置において、前記ゲート電
極が下層第１の導電体、上層は下層より幅の狭い第２の
導電体であり、前記第２の導電体の側壁には絶縁膜もし
くは第３の導電体のサイドウォールが形成され、前記サ
イドウォールの端部が前記第１の導電体の端部に一致し
、 前記第１導電型半導体基板表面に形成された低濃度第２
導電型不純物拡散層が、前記サイドウォールの直下に位
置することを特徴とするＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10964789A JPH02288341A (ja) | 1989-04-28 | 1989-04-28 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10964789A JPH02288341A (ja) | 1989-04-28 | 1989-04-28 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288341A true JPH02288341A (ja) | 1990-11-28 |
Family
ID=14515590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10964789A Pending JPH02288341A (ja) | 1989-04-28 | 1989-04-28 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288341A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
-
1989
- 1989-04-28 JP JP10964789A patent/JPH02288341A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5658807A (en) * | 1994-10-07 | 1997-08-19 | Micron Technology, Inc. | Methods of forming conductive polysilicon lines and bottom gated thin film transistors |
| US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
| US5985702A (en) * | 1994-10-07 | 1999-11-16 | Micron Technology, Inc, | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
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