JPH06105715B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、LDD（Lightly Doped Drain）構造のMISFETを有する
半導体集積回路装置に適用して有効な技術に関するもの
である。

［背景技術］ 半導体集積回路装置を構成するMISFETは、高集積化によ
るスケールダウンでドレイン領域近傍の電界強度が高く
なるため、ホットキャリアの発生が著しくなる。ホット
キャリアは、半導体基板とゲート絶縁膜との界面にトラ
ップされ、経時的なしきい値電圧（Vth）の変動を生じ
る。

そこで、ドレイン領域とチャネル形成領域との間に、ド
レイン領域と同一導電型でかつそれよりも低い不純物濃
度の半導体領域（LDD部）を設けたLDD構造のMISFETが採
用される。前記LDD部は、ゲート電極及びゲート絶縁膜
と同一製造工程で形成される絶縁膜を第１の不純物導入
用マスクとして用い、ゲート電極に対して自己整合で構
成される。ソース領域又はドレイン領域は、ゲート電極
の両側部に第２の不純物導入用マスク（サイドウォー
ル）を自己整合で構成し、該第２の不純物導入用マスク
を用い、それに対して自己整合で構成される。

また、LDD構造のMISFETは、低い不純物濃度のLDD部がチ
ャネル形成領域への回り込みを抑制し、実効チャネル長
を充分に確保できるので、短チャネル化に適している。
この短チャネル化をさらに促進するには、LDD部の接合
深さを浅く構成する必要がある。そこで、LDD部は、前
記第１の不純物導入用マスク中に最大不純物濃度を有す
るように、不純物を導入して構成される。このため、LD
D部は、その主面に最大不純物濃度を有するように構成
される。

しかしながら、本発明者の検討の結果、LDD部と第２の
不純物導入用マスクとの間に構成される界面部に、ホッ
トキャリアがトラップされ易いことを見出した。これ
は、ドレイン領域側のLDD部で空乏領域の伸びが大きく
なり、第２の不純物導入用マスク下部、すなわち、ゲー
ト電極外部で最大電界強度が発生することによる。ま
た、ゲート電極をドライエッチング技術で加工するため
に、第１の不純物導入用マスクの表面部が荒れることに
よる。

このため、ホットキャリアの電界効果の影響で、LDD部
の直列抵抗が増大したり、キャリアの電界効果移動が低
下したりするため、ソース領域−ドレイン領域間電流が
減小し、LDD構造のMISFETの電気的特性が劣化する問題
点を生じる。

なお、LDD構造のMISFETについては、例えば、「アイイ
−イ−イ−トランズアクションズ オン エレクトロン
デバイセズ（IEEE TRANSACTIONS ON ERECTRON DEVICE
S）,VOL.ED−27,p1359〜p1367,NO.8,AUGUST 1980.」に
記載されている。

［発明の目的］ 本発明の目的は、LDD構造のMISFETを有する半導体集積
回路装置において、電気的特性の劣化を抑制することが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ソース領域、ドレイン領域を構成する第１半
導体領域とチャネル形成領域との間の半導体基板の主面
部に、前記第１半導体領域と同一導電型で、かつ前記第
１半導体領域よりも不純物濃度が低いLDD構造の第２半
導体領域を設けたMISFETを有する半導体集積回路装置の
製造方法において、 第１導電型の半導体基板の主面上部に、ゲート絶縁膜と
なる絶縁膜を介してゲート電極となる導電層を形成した
後、前記半導体基板の主面部に、前記導電層に対して自
己整合的に第２導電型の第２半導体領域を形成する工程
と、 前記第２導電型の第２半導体領域の主面部に、前記半導
体基板よりも不純物濃度が高く、かつその一端が前記第
２半導体領域の一端よりもチャネル形成領域側には延在
しない第１導電型の第３半導体領域を、前記導電層に対
して自己整合的に形成する工程と、 前記導電層の両側部に、不純物導入用マスクを、前記導
電層に対して自己整合的に形成した後、前記半導体基板
の主面部に、前記第２半導体領域と同一導電型で、かつ
前記第２半導体領域よりも不純物濃度が高い第１半導体
領域を、前記不純物導入用マスクに対して自己整合的に
形成する工程と、 を有するものである。

これにより、LDD部の深い部分にソース領域−ドレイン
領域間電流を流すので、不要にトラップされたホットキ
ャリアの電界効果の影響を抑制することができる。この
結果、相互コンダクタンスの低下を抑制できるので、電
気的特性の劣化を抑制することができる。

以下、本発明の構成を参考例および実施例により説明す
る。

［参考例１］ 第１図は、本発明の参考例１を説明するためのLDD構造
のMISFETを有する半導体集積回路装置の要部断面図、第
２図は、第１図のＩ−Ｉ線における半導体領域の不純物
濃度分布を示す図、第３図は、第１図のＩ−Ｉ線におけ
るエネルギバンド構造を示す図である。

なお、参考例および実施例の全図において、同一機能を
有するものは同一符号を付け、そのくり返しの説明は省
略する。

第１図において、１は単結晶シリコンからなるP^-型の半
導体領域（又はウエル領域）である。半導体基板１は、
第２図に符号１で示すように、例えば、１×10¹⁵［atom
s/cm³］程度の不純物濃度を有するように構成される。

２はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１の主面上部に設けられている。３はｐ型の
チャネルストッパ領域であり、フィールド絶縁膜２の下
部の半導体基板１の主面部に設けられている。フィール
ド絶縁膜２及びチャネルストッパ領域３は、半導体素子
間を電気的に分離するように構成されている。

４は絶縁膜であり、半導体素子形成領域の半導体基板１
の主面部に設けられている。絶縁膜４は、主として、MI
SFETのゲート絶縁膜を構成するようになっている。ま
た、絶縁膜４は、半導体領域を構成するための不純物導
入用マスクを構成するようになっている。

５は導電層であり、絶縁膜４の所定の主面部に設けられ
ている。導電層５は、主として、MISFETのゲート電極を
構成するようになっている。導電層５は、製造工程にお
ける第１層目の導電層形成工程により形成され、例え
ば、多結晶シリコン膜で形成する。また、導電層５は、
配線抵抗値を低減するために、高融点金属膜（Mo,Ti,T
a,W）、シリサイド膜（MoSi₂，TiSi₂，TaSi₂，WSi₂）、
多結晶シリコン膜の上部に高融点金属膜又はシリサイド
膜を設けた重ね合せ膜等で構成する。また、導電層５
は、半導体領域を構成するための不純物導入用マスクを
構成するようになっている。

６はｎ型の半導体領域（LDD部）であり、導電層５の両
側部の半導体基板１の主面部、換言すれば、ソース領域
又はドレイン領域とチャネル形成領域との間の半導体基
板１の主面部に設けられている。

半導体領域６は、半導体基板１とMISFETのドレイン領域
とのpn接合部に形成される空乏領域の伸びを抑制し、ド
レイン領域近傍の電界強度を低くするように構成されて
いる。また、実質的なソース領域又はドレイン領域に比
べ、不純物濃度を低く構成し、チャネル形成領域側への
不純物の拡散を抑制し、実効チャネル長を充分に確保で
きるように構成されている。

半導体領域６は、半導体基板１の主面よりも深い部分、
例えば、0.05〜0.10［μｍ］程度の深さに最大不純物濃
度を有するように、また、その接合深さ（xj）が0.25〜
0.30［μｍ］程度になるように構成されている。そし
て、半導体領域６は、例えば、導電層５を不純物導入用
マスクとして用い、イオン打込み技術で不純物（例え
ば、Ｐ）を半導体基板１に導入し、引き伸し拡散を施し
て構成する。半導体領域６は、第２図に符号６で示すよ
うに、例えば、１×10¹⁷［atoms/cm³］程度の不純物濃
度で構成する。

７はＰ型の半導体領域であり、半導体領域６の主面部
（又は上部）に設けられている。この半導体領域７は、
主として、半導体領域６を半導体基板１の主面よりも深
い部分に構成するようになっている。換言すれば、半導
体領域７は、半導体領域６と後述する不純物導入用マス
ク（サイドウォール）との間に構成される界面にトラッ
プされるホットキャリア（電子）から見たポテンシャル
バリアを構成するようになっている。これにより、半導
体領域６に流れるソース領域−ドレイン領域間電流（電
子）が前記界面近傍を通過しないように構成されてい
る。

半導体領域７は、第２図に符号７で示すように、例え
ば、半導体基板１よりも高い８×10¹⁶［atoms/cm³］程
度の不純物（例えば、B,BF）濃度で構成し、その接合深
さを0.15〜0.20［μｍ］程度で構成する。

この半導体領域７を設けたことにより、第２図及び第３
図に示すように、半導体基板１の主面に比べて深い部分
に半導体領域６を構成し、この半導体領域６部分に、ソ
ース領域−ドレイン領域間電流（電子：e₂）を流すこと
ができるように構成されている。すなわち、前記界面に
不要にトラップされたホットキャリア（電子：e₁）によ
る電界効果の影響を抑制することができる。

また、ソース領域−ドレイン領域間電流の流れる経路と
前記界面とが離隔され、かつ、前記ポテンシャルバリア
が構成されるので、前記界面にホットキャリアが注入さ
れる効率を低減させることができる。

なお、第３図は、電圧印加状態におけるエネルギバンド
を示す図であり、Evは価電子帯、Ecは伝導帯、Efはフェ
ルミ準位、ｈは正孔である。

８は不純物導入用マスクであり、導電層５の両側部の絶
縁膜４の主面部に設けられている。不純物導入用マスク
８は、実質的なソース領域又はドレイン領域を構成する
ためのマスクとなる。

不純物導入用マスク８は、例えば、CVD技術で形成され
る酸化シリコン膜に、異方性エッチング技術を施して構
成される。この不純物導入用マスク８は、導電層５に対
して自己整合で構成されるようになっている。

９はn⁺型の半導体領域であり、導電層５又は不純物導入
用マスク８の両側部の半導体基板１の主面部に、半導体
領域６と電気的に接続されて設けられている。半導体領
域９は、実質的なソース領域又はドレイン領域を構成す
るようになっている。

半導体領域９は、不純物（例えば、As）をイオン打込み
技術で半導体基板１の主面部に導入し、引き伸し拡散を
施して、例えば、１×10²⁰［atoms/cm³］程度の不純物
濃度で構成し、その接合深さを0.30〜0.35［μｍ］程度
に構成する。

LDD構造のMISFETは、主として、半導体基板１、絶縁膜
４、導電層５、一対の半導体領域６及び一対の半導体領
域９によって構成されている。このLDD構造のMISFET
は、半導体領域６と不純物導入用マスク８との間に構成
される界面部に、不要なホットキャリアがトラップされ
るようになっている。

10は絶縁膜であり、MISFET等の半導体素子を覆うに設け
られている。絶縁膜10は、導電層間を電気的に分離する
ように構成されている。

11は接続孔であり、所定の半導体領域９の上部の絶縁膜
4,10を除去して設けられている。接続孔11は、導電層間
を電気的に接続するように構成されている。

12は導電層であり、接続孔11を通して所定の半導体領域
９と電気的に接続するように、絶縁膜10の上部に延在し
て設けられている。

次に、本参考例Ｉの製造方法について、簡単に説明す
る。

第４図及び第５図は、本発明の参考例Ｉの製造方法を説
明するための各製造工程におけるLDD構造のMISFETを有
する半導体集積回路装置の要部断面図である。

まず、半導体素子形成領域となる半導体基板１の主面上
部及び主面部に、フィールド絶縁膜２及びチャネルスト
ッパ領域３を形成する。

そして、半導体素子形成領域となる半導体基板１の主面
上部に、ゲート絶縁膜となる絶縁膜４及び該絶縁膜４の
上部にゲート電極となる導電層５を形成する。

この後、フィールド絶縁膜２、絶縁膜４及び導電層５を
不純物導入用マスクとして用い、絶縁膜４を通した半導
体基板１の主面部に、導電層５に対して自己整合でｎ型
の半導体領域６を形成する。そして、第４図に示すよう
に、半導体領域６と略同様にして、該半導体領域６の主
面部に、自己整合でｐ型の半導体領域７を形成する。

第４図に示す半導体領域6,7を形成する工程の後に、導
電層５の両側部に不純物導入用マスク８を導電層５に対
して自己整合で形成する。

そして、第５図に示すように、主として、不純物導入用
マスク８を用い、n⁺型の半導体領域９を不純物導入用マ
スク８に対して自己整合で形成する。

第５図に示す半導体領域９を形成する工程の後に、絶縁
膜10、接続孔11及び導電層12を形成することによって、
本参考例Ｉの半導体集積回路装置は完成する。

なお、この後に、保護膜等の処理工程を施してもよい。

また、不純物導入用マスク８は、製造工程の所定の工程
において除去し、半導体集積回路装置の完成時になくて
もよい。

以上説明したように、本参考例Ｉによれば、LDD構造のM
ISFETにおいて、半導体領域（LDD部）６の主面部に、半
導体領域７を設けたことにより、半導体領域６の深い部
分にソース領域−ドレイン領域間電流を流すので、不要
にトラップさたホットキャリアの電界効果の影響を抑制
することができる。

また、ソース領域−ドレイン領域間電流の流れる経路と
ホットキャリアがトラップされる界面との間が離隔さ
れ、かつ、ポテンシャルバリアを構成できるので、前記
界面にホットキャリアが注入される効率を低減させるこ
とができる。

これらによって、相互コンダクタンスの低下を抑制でき
るので、電気的特性の劣化を抑制することができる。

［実施例Ｉ］ 本実施例Ｉは、前記参考例Ｉで説明したLDD構造のMISFE
Tにおいて、相互コンダクタンスの損失を抑制する例に
ついて説明する。

第６図は、本実施例Ｉの方法により製造されたLDD製造
のMISFETを有する半導体集積回路装置の要部断面図であ
る。

第６図において、6Aはｎ型の半導体領域であり、前記参
考例Ｉの半導体領域６と略同様の機能を有している。こ
の半導体領域6Aは、半導体領域７を包み込むように構成
され、チャネル形成領域に達して構成されている。

すなわち、半導体領域6Aは、チャネル形成領域との間に
構成されるバリアを除去し、ソース領域−ドレイン領域
間電流の損失を抑制するように構成されている。

以上説明したように、本実施例Ｉによれば、前記参考例
Ｉと略同様の効果を得ることができる。

さらに、チャネル領域に達する半導体領域6Aを設けたこ
とにより、半導体領域6Aとチャネル形成領域との間にバ
リアが存在しないので、ソース領域−ドレイン領域間電
流の損失を抑制することができる。

［実施例II］ 本実施例IIは、前記参考例I,実施例Ｉで説明したLDD構
造のMISFETにおいて、ソース領域とドレイン領域との間
のパンチスルーを抑制する例について説明する。

第７図は、本実施例IIの方法により製造されたLDD構造
のMISFETを有する半導体集積回路装置の要部断面図、第
８図は、第７図のII−II線における半導体領域のい不純
物濃度分布を示す図、第９図は、本発明の他の参考例II
を説明するためのLDD構造のMISFETを有する半導体集積
回路装置の要部断面図である。

第７図において、13はｐ型の半導体領域であり、半導体
領域6Aの下部の半導体基板１の主面部に設けられてい
る。半導体領域13は、半導体領域９と半導体基板１との
pn接合部から半導体基板１側に形成される空乏領域の伸
びを抑制するように構成されている。すなわち、LDD構
造のMISFETにおいて、ソース領域とドレイン領域との間
の空乏領域の不要な結合を抑制し、パンチスルーを抑制
するように構成されている。

半導体領域13は、第８図に符号13で示すように、例え
ば、２×10¹⁶［atoms/cm³］程度の不純物濃度で構成さ
れている。

また、半導体領域13は、第９図に示すように、半導体領
域７と接続するように構成してもよい。

以上説明したように、本実施例IIによれば、前記参考例
I,実施例Ｉと略同様の効果を得ることができる。

さらに、LDD構造のMISFETにおいて、半導体領域13を設
けたことより、ソース領域又はドレイン領域として使用
される半導体領域９間の空乏領域の不要な結合を抑制
し、パンチスルーを抑制することができる。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）LDD構造のMISFETにおいて、LDD部の主面部に、LD
D部の反対導電型で、かつ半導体基板よりも高い不純物
濃度の半導体領域を設けたことにより、LDD部の深い部
分にソース領域−ドレイン領域間電流を流すので、不要
にトラップされたホットキャリアの電界効果の影響を抑
制することができる。

（２）前記（１）により、ソース領域−ドレイン領域間
電流の流れる経路とホットキャリアがトラップされる界
面との間が離隔され、かつ、ポテンシャルバリアを構成
できるので、前記界面にホットキャリアが注入される効
率を低減させることができる。

（３）前記（１）により、LDD部をチャネル領域に達す
るように構成したことにより、LDD部とチャネル形成領
域との間にバリアが存在しないので、ソース領域−ドレ
イン領域間電流の損失を抑制することができる。

（４）前記（１）乃至（３）により、相互コンダクタン
スの低下を抑制できるので、LDD製造のMISFETを備えた
半導体集積回路装置の電気的特性の劣化を抑制すること
ができる。

以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その介旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図は、本発明の参考例Ｉを説明するためのLDD構造
のMISFETを有する半導体集積回路装置の要部断面図、 第２図は、第１図のＩ−Ｉ線における半導体領域の不純
物濃度分布を示す図、 第３図は、第１図に示すＩ−Ｉ線におけるエネルギバン
ド構造を示す図、 第４図及び第５図は、本発明の参考例Ｉの製造方法を説
明するための各製造工程におけるLDD構造のMISFETを有
する半導体集積回路装置の要部断面図、 第６図は、本発明の実施例Ｉの方法により製造されたLD
D構造のMISFETを有する半導体集積回路装置の要部断面
図、 第７図は、本発明の実施例IIの方法により製造されたLD
D構造のMISFETを有する半導体集積回路装置の要部断面
図、 第８図は、第７図のII−II線における半導体領域の不純
物濃度分布を示す図、 第９図は、本発明の参考例IIを説明するためのLDD構造
のMISFETを有する半導体集積回路装置の要部断面図であ
る。 図中、１…半導体基板、２…フィールド絶縁膜、３…チ
ャネルストッパ領域、4,10…絶縁膜、5,12…導電層、6,
6A,7,9,13…半導体領域、８…不純物導入用マスク、11
…接続孔である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ソース領域、ドレイン領域を構成する第１
   半導体領域とチャネル形成領域との間の半導体基板の主
   面部に、前記第１半導体領域と同一導電型で、かつ前記
   第１半導体領域よりも不純物濃度が低い第２半導体領域
   を設けて構成されたMISFETを有する半導体集積回路装置
   の製造方法であって、以下の工程（ａ）〜（ｃ）を有す
   ることを特徴とする半導体集積回路装置の製造方法。 （ａ）第１導電型の半導体基板の主面上部に、ゲート絶
   縁膜となる絶縁膜を介してゲート電極となる導電層を形
   成した後、前記半導体基板の主面部に、前記導電層に対
   して自己整合的に第２導電型の第２半導体領域を形成す
   る工程、 （ｂ）前記第２導電型の第２半導体領域の主面部に、前
   記半導体基板よりも不純物濃度が高く、かつその一端が
   前記第２半導体領域の一端よりもチャネル形成領域側に
   延在しない第１導電型の第３半導体領域を、前記導電層
   に対して自己整合的に形成する工程、 （ｃ）前記導電層の両側部に、不純物導入用マスクを、
   前記導電層に対して自己整合的に形成した後、前記半導
   体基板の主面部に、前記第２半導体領域と同一導電型
   で、かつ前記第２半導体領域よりも不純物濃度が高い第
   １半導体領域を、前記不純物導入用マスクに対して自己
   整合的に形成する工程。