JPH0594325A - 監視制御装置 - Google Patents
監視制御装置Info
- Publication number
- JPH0594325A JPH0594325A JP3253302A JP25330291A JPH0594325A JP H0594325 A JPH0594325 A JP H0594325A JP 3253302 A JP3253302 A JP 3253302A JP 25330291 A JP25330291 A JP 25330291A JP H0594325 A JPH0594325 A JP H0594325A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- memory
- memories
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】ＣＰＵとメモリとを用いた２重化監視制御方式
において、システムデータを保存する２重化メモリをソ
フトウェアが介在する事無しにチェックし、チェックに
要するソフトウエア負荷を軽減し、システムのスループ
ットを向上させる。 【構成】ＣＰＵ１０，２０は２重化されたメモリ３０，
４０に対して両方に書き込みを行い、メモリの方では書
き込み信号から後のバス上の空き時間を利用してデータ
とデータを比較するタイミングとを一致検出回路５０に
送出する。一致検出回路５０では両２重化メモリからき
たデータを比較し、不一致だった場合はＣＰＵに知らせ
る。
において、システムデータを保存する２重化メモリをソ
フトウェアが介在する事無しにチェックし、チェックに
要するソフトウエア負荷を軽減し、システムのスループ
ットを向上させる。 【構成】ＣＰＵ１０，２０は２重化されたメモリ３０，
４０に対して両方に書き込みを行い、メモリの方では書
き込み信号から後のバス上の空き時間を利用してデータ
とデータを比較するタイミングとを一致検出回路５０に
送出する。一致検出回路５０では両２重化メモリからき
たデータを比較し、不一致だった場合はＣＰＵに知らせ
る。
Description
【０００１】
【産業上の利用分野】本発明は現用予備構成となってい
る監視制御装置に関し、特にシステムのスループットを
上げるためのデータの処理効率を改良した監視制御装置
に関する。
る監視制御装置に関し、特にシステムのスループットを
上げるためのデータの処理効率を改良した監視制御装置
に関する。
【０００２】
【従来の技術】従来の監視制御装置は図４に示す様に、
現用制御パネル１００、予備用制御パネル２００から構
成され、現用制御パネル１００、予備用制御パネル２０
０はそれぞれＣＰＵ１０１，２０１およびメモリ１０
２，２０２が搭載されている。この従来例の動作は外部
からの現用系予備系の系選択信号３００によって、一方
は現用系として動作し、他方は予備系としてスタンバイ
動作する。ＣＰＵとメモリ間はアドレスバス１０３，２
０３、データバス１０４，２０４、書き込み信号１０
５，２０５、呼び込み信号１０６，２０６によって結ば
れている。監視制御の指令は現用系のＣＰＵ１０１が制
御し、そのＣＰＵ１０１から接続されているメモリ１０
２内に監視データやその他のシシステムにとって必要な
データを残していく。また現用制御パネル１００になん
らかの障害があると予備用制御パネル２００に切り替わ
って動作する必要があるので、現用のメモリ１０２のデ
ータが書き変わる都度、シリアルバス４００を通じて予
備系のデータのバックアップをする事によって現用／予
備の２重系動作を確立している。
現用制御パネル１００、予備用制御パネル２００から構
成され、現用制御パネル１００、予備用制御パネル２０
０はそれぞれＣＰＵ１０１，２０１およびメモリ１０
２，２０２が搭載されている。この従来例の動作は外部
からの現用系予備系の系選択信号３００によって、一方
は現用系として動作し、他方は予備系としてスタンバイ
動作する。ＣＰＵとメモリ間はアドレスバス１０３，２
０３、データバス１０４，２０４、書き込み信号１０
５，２０５、呼び込み信号１０６，２０６によって結ば
れている。監視制御の指令は現用系のＣＰＵ１０１が制
御し、そのＣＰＵ１０１から接続されているメモリ１０
２内に監視データやその他のシシステムにとって必要な
データを残していく。また現用制御パネル１００になん
らかの障害があると予備用制御パネル２００に切り替わ
って動作する必要があるので、現用のメモリ１０２のデ
ータが書き変わる都度、シリアルバス４００を通じて予
備系のデータのバックアップをする事によって現用／予
備の２重系動作を確立している。
【０００３】
【発明が解決しようとする課題】上述した従来の監視制
御装置は、シリアル通信を用いてデータをバックアップ
しているので、パックアップ中は他方の予備系を取り去
ってしまう事はできず、メンテナンス時などの作業が困
難な欠点がある。また、メモリに書き込むデータのバッ
クアップが頻繁に変わる様なシステムにおいては、シル
アル通信も頻繁に行われる事となり、本来の監視制御の
時間的処理効率が下がる欠点がある。
御装置は、シリアル通信を用いてデータをバックアップ
しているので、パックアップ中は他方の予備系を取り去
ってしまう事はできず、メンテナンス時などの作業が困
難な欠点がある。また、メモリに書き込むデータのバッ
クアップが頻繁に変わる様なシステムにおいては、シル
アル通信も頻繁に行われる事となり、本来の監視制御の
時間的処理効率が下がる欠点がある。
【０００４】
【課題を解決するための手段】本発明の監視制御装置
は、現用系と予備系とを備えた二つのＣＰＵと、前記現
用／予備系のＣＰＵ両方から書き込みを受けると共に制
御されたデータを送り出す二つの記憶手段と、前記記憶
手段それぞれから比較するデータとタイミング信号を受
取って比較し一致していない場合には前記ＣＰＵに知ら
せる一致検出手段とを備えている。
は、現用系と予備系とを備えた二つのＣＰＵと、前記現
用／予備系のＣＰＵ両方から書き込みを受けると共に制
御されたデータを送り出す二つの記憶手段と、前記記憶
手段それぞれから比較するデータとタイミング信号を受
取って比較し一致していない場合には前記ＣＰＵに知ら
せる一致検出手段とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の監視制御装置のブロック
図、図２は本実施例の要部のメモリ３０と一致検出回路
５０の構成図である。図１において、系選択信号６０に
よってＣＰＵ１０、ＣＰＵ２０のいずれか一方が現用系
となりシステムを制御する権利を得る。仮にＣＰＵ１０
が現用系となった場合に、そこからメモリ３０，４０に
向かってアドレス信号１１、データ信号１２、書き込み
信号１３、読み込み信号１４、ＣＬＫ信号１５が渡され
る。メモリ３０，４０の動作は書き込みに関しては同じ
だが読み込みに関しては系選択信号６０によって現用系
となっているメモリよりＣＰＵ１０に出力できない。
る。図１は本発明の一実施例の監視制御装置のブロック
図、図２は本実施例の要部のメモリ３０と一致検出回路
５０の構成図である。図１において、系選択信号６０に
よってＣＰＵ１０、ＣＰＵ２０のいずれか一方が現用系
となりシステムを制御する権利を得る。仮にＣＰＵ１０
が現用系となった場合に、そこからメモリ３０，４０に
向かってアドレス信号１１、データ信号１２、書き込み
信号１３、読み込み信号１４、ＣＬＫ信号１５が渡され
る。メモリ３０，４０の動作は書き込みに関しては同じ
だが読み込みに関しては系選択信号６０によって現用系
となっているメモリよりＣＰＵ１０に出力できない。
【０００６】次にメモリの書き込み時の動作を説明す
る。一般にＣＰＵ周辺回路のタイミングは図３に示され
る様になっており、基準となるＣＬＫ信号をＴ１からＴ
４までの４つのタイミングに分け、その繰り返しによっ
て制御されている。ＣＰＵからメモリに書き込まれる際
には、書き込み信号がロウレベルからハイレベルに変化
する立ち上がりを使用してＴ３サイクルの終わりでメモ
リに書き込まれる。ＣＰＵ１０は上記の過程によってメ
モリ３０，４０に同時にデータを書き込む。書き込みを
指令されたメモリ３０，４０では図２に示すように、書
き込みバッファ３３を介して書き込み信号１３の立ち上
がりで内部のメモリ３６に書き込まれる。この書き込み
信号１３をクロック信号１５で遅延させてＴ４サイクル
区間にロウパルスをつくりだし、この信号と読み込み信
号１４とのＡＮＤ３７の論理をとって内部メモリの読み
だし信号とする。よって内部メモリ３６はＣＰＵ１０か
らの通常の読みだし信号１４が来たときの他に、書き込
みサイクルのＴ４サイクルにも読みだしを行う様にな
る。この読みだし信号は比較データ出力３１として、一
致検出回路５０に渡される（図１参照）。またＴ４サイ
クルのロウパルスも同時に比較検出タイミング３２とし
て一致検出回路５０に渡される。一致検出回路５０で
は、メモリ３０，４０から比較データ３１，４１と比較
検出タイミング３２，４２が渡される。そして比較デー
タ３１，４１が比較されＴ４サイクルを示す比較タイミ
ングでメモリ３０と４０の一致，不一致が判定される。
この信号は不一致信号５１としてＣＰＵ１０，２０に渡
され、図２の場合に、ロウだとデータ一致でメモリ正
常、ハイだと不一致でメモリ異常と判定される事にな
る。以上のように現用系のＣＰＵ１０からデータを書き
込むごとに即時に現用系と予備系のメモリがチェックさ
れ異常が判明する。
る。一般にＣＰＵ周辺回路のタイミングは図３に示され
る様になっており、基準となるＣＬＫ信号をＴ１からＴ
４までの４つのタイミングに分け、その繰り返しによっ
て制御されている。ＣＰＵからメモリに書き込まれる際
には、書き込み信号がロウレベルからハイレベルに変化
する立ち上がりを使用してＴ３サイクルの終わりでメモ
リに書き込まれる。ＣＰＵ１０は上記の過程によってメ
モリ３０，４０に同時にデータを書き込む。書き込みを
指令されたメモリ３０，４０では図２に示すように、書
き込みバッファ３３を介して書き込み信号１３の立ち上
がりで内部のメモリ３６に書き込まれる。この書き込み
信号１３をクロック信号１５で遅延させてＴ４サイクル
区間にロウパルスをつくりだし、この信号と読み込み信
号１４とのＡＮＤ３７の論理をとって内部メモリの読み
だし信号とする。よって内部メモリ３６はＣＰＵ１０か
らの通常の読みだし信号１４が来たときの他に、書き込
みサイクルのＴ４サイクルにも読みだしを行う様にな
る。この読みだし信号は比較データ出力３１として、一
致検出回路５０に渡される（図１参照）。またＴ４サイ
クルのロウパルスも同時に比較検出タイミング３２とし
て一致検出回路５０に渡される。一致検出回路５０で
は、メモリ３０，４０から比較データ３１，４１と比較
検出タイミング３２，４２が渡される。そして比較デー
タ３１，４１が比較されＴ４サイクルを示す比較タイミ
ングでメモリ３０と４０の一致，不一致が判定される。
この信号は不一致信号５１としてＣＰＵ１０，２０に渡
され、図２の場合に、ロウだとデータ一致でメモリ正
常、ハイだと不一致でメモリ異常と判定される事にな
る。以上のように現用系のＣＰＵ１０からデータを書き
込むごとに即時に現用系と予備系のメモリがチェックさ
れ異常が判明する。
【０００７】
【発明の効果】以上説明したように、本発明はメモリ３
０，４０に対してデータの同時書き込み回路と、データ
一致検出回路とを設けることにより、ＣＰＵの動作サイ
クルに着目して、ソフトウェアにまったく負担をかけず
に現用及び予備構成からなるシステムのメモリのバック
アップ及びそのチェックを行う事ができる。したがって
ＣＰＵの負担を軽減してシステムのスループット時間の
短縮に効果がある。
０，４０に対してデータの同時書き込み回路と、データ
一致検出回路とを設けることにより、ＣＰＵの動作サイ
クルに着目して、ソフトウェアにまったく負担をかけず
に現用及び予備構成からなるシステムのメモリのバック
アップ及びそのチェックを行う事ができる。したがって
ＣＰＵの負担を軽減してシステムのスループット時間の
短縮に効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の要部の構成図である。
【図３】本実施例の動作を説明するタイムチャートであ
る。
る。
【図４】従来の監視制御装置のブロック図である。
１０，２０ ＣＰＵ ３０，４０ メモリ ３３ 書き込みバッファ ３４ 読み出しバッファ ３５ 遅延回路 ３６ メモリ ３７ ＡＮＤ ５０ 一致検出回路
Claims (1)
- 【請求項１】 現用系と予備系とを備えた二つのＣＰＵ
と、前記現用／予備系のＣＰＵ両方から書き込みを受け
ると共に制御されたデータを送り出す二つの記憶手段
と、前記記憶手段それぞれから比較するデータとタイミ
ング信号を受取って比較し一致していない場合には前記
ＣＰＵに知らせる一致検出手段とを備えている事を特徴
とする監視制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253302A JPH0594325A (ja) | 1991-10-01 | 1991-10-01 | 監視制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253302A JPH0594325A (ja) | 1991-10-01 | 1991-10-01 | 監視制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594325A true JPH0594325A (ja) | 1993-04-16 |
Family
ID=17249402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253302A Pending JPH0594325A (ja) | 1991-10-01 | 1991-10-01 | 監視制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153902A (ja) * | 2013-02-08 | 2014-08-25 | Mitsubishi Electric Corp | 二重化システム |
-
1991
- 1991-10-01 JP JP3253302A patent/JPH0594325A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153902A (ja) * | 2013-02-08 | 2014-08-25 | Mitsubishi Electric Corp | 二重化システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |