JPS61285558A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61285558A JPS61285558A JP60127367A JP12736785A JPS61285558A JP S61285558 A JPS61285558 A JP S61285558A JP 60127367 A JP60127367 A JP 60127367A JP 12736785 A JP12736785 A JP 12736785A JP S61285558 A JPS61285558 A JP S61285558A
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- JP
- Japan
- Prior art keywords
- address
- bus
- read
- memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主記憶装置への書き込み不正動作を検出す
る機構を付加的に追加できる構造を持つデータ処理装置
に関するものである。
る機構を付加的に追加できる構造を持つデータ処理装置
に関するものである。
第３図は従来のデータ処理装置の構造を示すブロック図
であシ２図において、（１）はシステム全体を管理する
ＣＦｔｒ装置、（２）はこのＣＰｔｒ装置の主記憶装置
、（３）は上記主記憶装置（２）に関するパリティチェ
ック・ジェネレート機構、（４）は入出力装置を制御す
る入出力制御装置＊ （Ｓｌ） は以上の（１）から
（４）までの上記装置を接続するシステムバス。
であシ２図において、（１）はシステム全体を管理する
ＣＦｔｒ装置、（２）はこのＣＰｔｒ装置の主記憶装置
、（３）は上記主記憶装置（２）に関するパリティチェ
ック・ジェネレート機構、（４）は入出力装置を制御す
る入出力制御装置＊ （Ｓｌ） は以上の（１）から
（４）までの上記装置を接続するシステムバス。
（５２）は同バス制御装置である。
次に動作について説明する。
データ処理装置の機能は、ＣＰＵ（１１で処理するデー
タ及び入出力制御装置（４）で処理生成したデータを主
記憶装置（２）の任意の番地へ書き込む機能（ライト動
作）と、主記憶装置（２）の任意番地からのデータを読
み出しＣＰ Ｕ （１１へ取り込む動作又は入出力制御
装置（４νへ送シ込む機能（リード動作）がある。゛ ライト動作時はパリティチェック・ジェネレート機構（
３）では、パリティ・ジェネレート回路が有効になりシ
ステムバス（５１）に送出されたデータに基づきパリテ
ィ・ビットが生成され、対応する番地の主記憶装置（２
１にライト動作完了と同時に格納される。リード動作時
には、前記パリティ・ビットも読み出され、読み出され
たデータから生成されるパリティ−情報とこの保存され
たパリティ・ビットの比較が行なわれる。との比較の結
果が一致している場合には、ライト動作及びリード動作
は安全正確に行なわれた事を示し処理は続行され続ける
が、不一致の場合には、パリティ・エラーであシャデー
タ処理は中断されエラー状態に移行しシステム的に対応
策が必要になる。
タ及び入出力制御装置（４）で処理生成したデータを主
記憶装置（２）の任意の番地へ書き込む機能（ライト動
作）と、主記憶装置（２）の任意番地からのデータを読
み出しＣＰ Ｕ （１１へ取り込む動作又は入出力制御
装置（４νへ送シ込む機能（リード動作）がある。゛ ライト動作時はパリティチェック・ジェネレート機構（
３）では、パリティ・ジェネレート回路が有効になりシ
ステムバス（５１）に送出されたデータに基づきパリテ
ィ・ビットが生成され、対応する番地の主記憶装置（２
１にライト動作完了と同時に格納される。リード動作時
には、前記パリティ・ビットも読み出され、読み出され
たデータから生成されるパリティ−情報とこの保存され
たパリティ・ビットの比較が行なわれる。との比較の結
果が一致している場合には、ライト動作及びリード動作
は安全正確に行なわれた事を示し処理は続行され続ける
が、不一致の場合には、パリティ・エラーであシャデー
タ処理は中断されエラー状態に移行しシステム的に対応
策が必要になる。
従来のデータ処理装置は２以上のように構成されている
のでパリティ・エラー発生の瞬間は、当然リード動作中
に限定されているので、ライト動作にパリティ・エラー
発生の原因がある場合でも当該番地の主記憶を読み出さ
ない限シェラ−に気が付かず、さらに読み出した時点で
パリティ・エラーが発生するとその不具合解決のために
は、前回書き込み動作をした瞬間の各種環境条件を推定
して、書き込み不良の原因を探シ出す必要があシ解決す
るまでに長時間必要であるなどの欠点があった。
のでパリティ・エラー発生の瞬間は、当然リード動作中
に限定されているので、ライト動作にパリティ・エラー
発生の原因がある場合でも当該番地の主記憶を読み出さ
ない限シェラ−に気が付かず、さらに読み出した時点で
パリティ・エラーが発生するとその不具合解決のために
は、前回書き込み動作をした瞬間の各種環境条件を推定
して、書き込み不良の原因を探シ出す必要があシ解決す
るまでに長時間必要であるなどの欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、データ処理装置に必要に応じて
接続可能なリードアフターライト機構を取りりけること
によシ、ライト動作の不正によるトラブル解決までの時
間を短縮することができる構造のデータ処理装置を提供
するものである。
ためになされたもので、データ処理装置に必要に応じて
接続可能なリードアフターライト機構を取りりけること
によシ、ライト動作の不正によるトラブル解決までの時
間を短縮することができる構造のデータ処理装置を提供
するものである。
この発明は、データ処理装置に、必要に応じて接続可能
なリードアフターライト機構を取フ付けこのリードアフ
ターライト機構に、主記憶装置への書込コマンドが主流
憶装置に出力された事を検出する機能と、書き込まれた
アドレスを記憶することによシ書込直後に自動的に当該
アドレスを読み出す機能とを持たせたものである。
なリードアフターライト機構を取フ付けこのリードアフ
ターライト機構に、主記憶装置への書込コマンドが主流
憶装置に出力された事を検出する機能と、書き込まれた
アドレスを記憶することによシ書込直後に自動的に当該
アドレスを読み出す機能とを持たせたものである。
この発明によれば、リードアフターライト機構がデータ
処理装置に接続されている場合には、主記憶装置への書
き込みが行われると、直ちにこれを検出し、書込アドレ
スを記憶し【、当該アドレスを利用してメモリリード動
作を実行させ、同時にパリティチェック動作を行わせる
。
処理装置に接続されている場合には、主記憶装置への書
き込みが行われると、直ちにこれを検出し、書込アドレ
スを記憶し【、当該アドレスを利用してメモリリード動
作を実行させ、同時にパリティチェック動作を行わせる
。
以下、この発明の一実施例を図について説明する。第１
図において、（１）から（５）までは第３図と同じもの
管示す。（６１はこのデータ処理装置に取シ付けられた
リードアフターライト機構全体を示す。
図において、（１）から（５）までは第３図と同じもの
管示す。（６１はこのデータ処理装置に取シ付けられた
リードアフターライト機構全体を示す。
（７）はＣＰＵ装置（１）又は入出力制御装置（４）か
ら主記憶装置（２）を読出し／書き込みする際に発生さ
れる主記憶（メモリ）アドレス信号、（８）は主記憶（
メモリ）ライト・コマンド信号、（９）は主記憶（メモ
リ）アドレス信号ラッチ、α１はこのリード・アフタ・
ライト機構がシステム・バス（５１）へｔＢ力ｆルハス
要求Ｍ 号−ＩＩＩ）はこのシステムバスよりバス使用
を許された場合に前記バス要求信号に応答して返送され
るバス応答信号、Ｈはシステム・バス制御装置（５２）
が発生するバスクロック信号、 （ＩＩＩはこのリード
・アフタ・ライト機構の動作を管理するシーケンス回路
、α４はこのリード・ア７り・ライト機構がバスを使用
している最中であることを示すバス使用中信号、ａりは
この機構がシステム・バスへ送出する主記憶（メモリ）
リード・コマンド信号である。
ら主記憶装置（２）を読出し／書き込みする際に発生さ
れる主記憶（メモリ）アドレス信号、（８）は主記憶（
メモリ）ライト・コマンド信号、（９）は主記憶（メモ
リ）アドレス信号ラッチ、α１はこのリード・アフタ・
ライト機構がシステム・バス（５１）へｔＢ力ｆルハス
要求Ｍ 号−ＩＩＩ）はこのシステムバスよりバス使用
を許された場合に前記バス要求信号に応答して返送され
るバス応答信号、Ｈはシステム・バス制御装置（５２）
が発生するバスクロック信号、 （ＩＩＩはこのリード
・アフタ・ライト機構の動作を管理するシーケンス回路
、α４はこのリード・ア７り・ライト機構がバスを使用
している最中であることを示すバス使用中信号、ａりは
この機構がシステム・バスへ送出する主記憶（メモリ）
リード・コマンド信号である。
この発明によるリード・アフタ・ライト機構（６：をシ
ステムバス（Ｓｌ） の一番プライオリティーの高い
位置へ接続する。従来のデータ処理装置に単に接続する
だけで良い。
ステムバス（Ｓｌ） の一番プライオリティーの高い
位置へ接続する。従来のデータ処理装置に単に接続する
だけで良い。
ＣＰＵ装置（１）又は入出力制御装置（４）から主記憶
装置（２）へのデータ書き込み動作は、第２図に示すタ
イミングに従って実行される。ＣＰＵ装置＋１１又は入
出力制御装置（４）からメモリ・アドレス（７）がシス
テム・バス（５１）へ出力される。次いでメモリ・ライ
ト・コマンド（８１が出力され、さらにデータ信号も出
力される。この実施例では、データは関係させ【ないの
で第１図・第２図・第３図とも省略した。
装置（２）へのデータ書き込み動作は、第２図に示すタ
イミングに従って実行される。ＣＰＵ装置＋１１又は入
出力制御装置（４）からメモリ・アドレス（７）がシス
テム・バス（５１）へ出力される。次いでメモリ・ライ
ト・コマンド（８１が出力され、さらにデータ信号も出
力される。この実施例では、データは関係させ【ないの
で第１図・第２図・第３図とも省略した。
メモリライト直後すぐメモリ・リード動作を起動するた
めに、メモリーアドレス信号（７）はメモリ・ライト・
コマンド信号（８）でアドレス・ラッチ＋９１ Ｋ保存
される。同時にシステム・バス（５１）の使用権を得る
ためシーケンス回路ａｊが起動されバスクロック信号ａ
２に同期してバス要求信号（１Ｇがシステム・バス（ｓ
ｉ） へ送ル出すれる。システム・バス制御回路（５２
）では、プライオリティ−順にバス要求に応じてバス応
答信号αａｔ返送しておシ、一番プライオリティーの高
い位置に接続されたこの発明によるリード・アフタ・ラ
イト機構（６）からの要求は直ちに許可され、結果的に
、メモリライト動作直後のバス使用権は全てリード・ア
フタ・ライト機構（６）に設定される。バス応答信号α
Ｄを受けたシーケンス回路（ｌｊは、バス使用中信号Ｉ
をバスクロック信号（Ｉｚに同期して確立させる。この
状態はバス使用権がリード・アフタ・ライト機構（６）
に有る状態であシ、システムバス（５１）へメモリ・リ
ード・コマンド（１５を送出して良い。シーケンス回路
αｊは、バス使用中信号ａ着が確立するとまずメモリ・
アドレス信号（７）としてアドレス・ラッチ（９］に保
存されていたアドレス信号（ラッチドアドレスと呼称）
を送出する。
めに、メモリーアドレス信号（７）はメモリ・ライト・
コマンド信号（８）でアドレス・ラッチ＋９１ Ｋ保存
される。同時にシステム・バス（５１）の使用権を得る
ためシーケンス回路ａｊが起動されバスクロック信号ａ
２に同期してバス要求信号（１Ｇがシステム・バス（ｓ
ｉ） へ送ル出すれる。システム・バス制御回路（５２
）では、プライオリティ−順にバス要求に応じてバス応
答信号αａｔ返送しておシ、一番プライオリティーの高
い位置に接続されたこの発明によるリード・アフタ・ラ
イト機構（６）からの要求は直ちに許可され、結果的に
、メモリライト動作直後のバス使用権は全てリード・ア
フタ・ライト機構（６）に設定される。バス応答信号α
Ｄを受けたシーケンス回路（ｌｊは、バス使用中信号Ｉ
をバスクロック信号（Ｉｚに同期して確立させる。この
状態はバス使用権がリード・アフタ・ライト機構（６）
に有る状態であシ、システムバス（５１）へメモリ・リ
ード・コマンド（１５を送出して良い。シーケンス回路
αｊは、バス使用中信号ａ着が確立するとまずメモリ・
アドレス信号（７）としてアドレス・ラッチ（９］に保
存されていたアドレス信号（ラッチドアドレスと呼称）
を送出する。
その後メモリ・リード・コマンドａ９をシステムバス（
５１）へ送出する。主記憶装置（メモリ）（２）はメモ
リのリード・コマンドαりに対しメモリ・リード・動作
を実行すると同時に、パリティ・チェック・ジェネレー
ト機構（３）のパリティ−・チェック動作を実行する。
５１）へ送出する。主記憶装置（メモリ）（２）はメモ
リのリード・コマンドαりに対しメモリ・リード・動作
を実行すると同時に、パリティ・チェック・ジェネレー
ト機構（３）のパリティ−・チェック動作を実行する。
従って直前に実行されたメモリ・ライト・動作がもし不
良であシ、パリティ・エラーが発生した場合には直ちに
エラーが発見できる。直前のライト動作のエラーであ〕
、エラーを起こす原因の追求に際しては９条件を詰め易
＜、トラブル解決までの大巾な時間短縮が期待できる。
良であシ、パリティ・エラーが発生した場合には直ちに
エラーが発見できる。直前のライト動作のエラーであ〕
、エラーを起こす原因の追求に際しては９条件を詰め易
＜、トラブル解決までの大巾な時間短縮が期待できる。
以上の様に上記実施例では、リード・アフタ・ライト機
構（６）にアドレスラッチ＋９７を設けたものを示シた
が、システム・バス（５１） のデータをラッチする機
構と、リード・アフタ・ライトの結果読み出されるデー
タとの比較機構管取シ付け、データの比較チェックを行
なってもよい。
構（６）にアドレスラッチ＋９７を設けたものを示シた
が、システム・バス（５１） のデータをラッチする機
構と、リード・アフタ・ライトの結果読み出されるデー
タとの比較機構管取シ付け、データの比較チェックを行
なってもよい。
またチェックする条件例えば特定アドレス領域のみへの
書き込み動作だｅを本リード・ブック・ライト機構のチ
ェック対象として動作させるように条件設定機構を追加
すると、チェック必要な場合のみシステム・バスへの介
入が発生し９通常のデータ処理動作時は全く影響を与え
力くできるので、データ処理スループットを必要最小限
の低下におさえチェック効果を得ることが可能である。
書き込み動作だｅを本リード・ブック・ライト機構のチ
ェック対象として動作させるように条件設定機構を追加
すると、チェック必要な場合のみシステム・バスへの介
入が発生し９通常のデータ処理動作時は全く影響を与え
力くできるので、データ処理スループットを必要最小限
の低下におさえチェック効果を得ることが可能である。
以上のようにこの発明によれば、主記憶装置のリードア
フターライト機構をデータ処理装置に全く影響を与えず
に、接続するよう忙構成したので取シ外ずしか自由にで
き、エラー発生時のみ組み込んで使用し通常は接続しな
い運用が可能であシ装置が安価にできる効果がある。ま
たデータ処理装置のソフトウェアにも全く影響を与えず
に純ハードウェア的にリードアフターライト処理を実行
するので、高速であシワパリティ拳エラー等発生時の原
因追求及び解明時間を大巾に短縮する効果がある。
フターライト機構をデータ処理装置に全く影響を与えず
に、接続するよう忙構成したので取シ外ずしか自由にで
き、エラー発生時のみ組み込んで使用し通常は接続しな
い運用が可能であシ装置が安価にできる効果がある。ま
たデータ処理装置のソフトウェアにも全く影響を与えず
に純ハードウェア的にリードアフターライト処理を実行
するので、高速であシワパリティ拳エラー等発生時の原
因追求及び解明時間を大巾に短縮する効果がある。
第１図はこの発明の一実施例によるデータ処理装置を示
すブロック図、第２図はこの発明の一実施例の動作タイ
ミングを示すタイミングチャート。 第３図は従来のデータ処理装置を示すブロック図である
。 （１）はＣＰＵ装置、（２）は主記憶装置、（３）はパ
リティ・チェック・ジェネレート機構、（４）は入出力
側９Ｎ＆置、 （ｓｌ） はシステムバスｔ （
５２） ババス制御装置、（６）はリード・ブック・
ライト機構、（７）は主記憶（メモリ）アドレス信号、
（８１は主記憶（メモリ）ライト・コマンド信号、（９
）はアドレス・ラッチ、αりはバス要求信号、αＤはバ
ス応答信号、α２はバスクロック信号、αｊはシーケン
ス回路、 （１４１はバス使用中信号、α９は主記憶（
メモリ）リード・コマンド信号である。 なお９図中、同一符号は同一、又は相当部分な示す。
すブロック図、第２図はこの発明の一実施例の動作タイ
ミングを示すタイミングチャート。 第３図は従来のデータ処理装置を示すブロック図である
。 （１）はＣＰＵ装置、（２）は主記憶装置、（３）はパ
リティ・チェック・ジェネレート機構、（４）は入出力
側９Ｎ＆置、 （ｓｌ） はシステムバスｔ （
５２） ババス制御装置、（６）はリード・ブック・
ライト機構、（７）は主記憶（メモリ）アドレス信号、
（８１は主記憶（メモリ）ライト・コマンド信号、（９
）はアドレス・ラッチ、αりはバス要求信号、αＤはバ
ス応答信号、α２はバスクロック信号、αｊはシーケン
ス回路、 （１４１はバス使用中信号、α９は主記憶（
メモリ）リード・コマンド信号である。 なお９図中、同一符号は同一、又は相当部分な示す。
Claims (1)
- パリティチェック機能を持つ主記憶装置と、システム全
体を管理するＣＰＵ装置と、入出力装置を制御する入出
力制御装置、及びこれらを結び付けるバス使用権の制御
論理を持つシステムバスとから成るデータ処理装置にお
いて、主記憶装置への書き込みコマンドが主記憶装置へ
出力された事を検出する機能を持ち、書き込まれたアド
レスを記憶する事により書き込み直後に自動的に当該ア
ドレスを読み出す機構を付加的に追加可能にしたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127367A JPS61285558A (ja) | 1985-06-12 | 1985-06-12 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127367A JPS61285558A (ja) | 1985-06-12 | 1985-06-12 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285558A true JPS61285558A (ja) | 1986-12-16 |
Family
ID=14958210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127367A Pending JPS61285558A (ja) | 1985-06-12 | 1985-06-12 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271679A (ja) * | 1994-04-01 | 1995-10-20 | Nec Corp | メモリ診断回路 |
-
1985
- 1985-06-12 JP JP60127367A patent/JPS61285558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271679A (ja) * | 1994-04-01 | 1995-10-20 | Nec Corp | メモリ診断回路 |
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