JPH0283631A - 二重化情報処理装置のメモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高信頼性が請求される情報処理装置に関する
。

（従来の技術） 従来、この種の二重化情報処理装置においては、処理系
と予備系とにおいて同一のプログラムをクロックレベル
で同期させて走行し、両系の処理結果を比較して処理内
容の保証と両系メモリの内容との一致を保証している。

この種の二重化情報処理装置においては、処理系での障
害発生時の系の切換え、または予防保全のための定期的
な系の切換えのとき、装置レベルで瞬時に系の切換えを
行うと同時に、処理の連続性を保つために、処理系と予
備とのメモリ内容を常に一致させることが必要となる。

（発明が解決しようとする課題） 上述した従来の二重化処理装置は、両系の処理をクロッ
クレベルで同期させるために、その同期手段が装置の性
能を制限し、プロセサお、トびメモリの本来もっている
性能を低下させてしまうなど、装置の処理能力の向上を
計り難いという欠点がある。

本発明の目的は、両系のメモリ内容を同一にする二重化
情報処理装置において、処理系のプロセサの走行プログ
ラムによって処理メモリ内容と予備系のメモリ内容とを
比較できるようにメモリアクセス空間を備えることによ
り上記欠点を除去し、性能の低下することがないように
構成した二重化情報処理装置のメモリアクセス方式を提
供することにある。

（！１題を解決するための手段） 本発明による二重化情報処理装置のメモリアクセス方式
は、それぞれプロセサ、メモリ、メモリアップデート手
段、ならびに入出力手段を設けた処理系および予備系よ
り成るものである。

上記構成において、各プロセサは走行プログラムにより
自系および他系の間でメモリ内容を比較するためのもの
である。

メモリアップデート手段は両系メモリ書込みモード、自
系メモリアクセスモード、あるいは他系メモリアクセス
モードでメモリアクセス動作を実行するためのものであ
る。

メモリは、メモリアップデート手段によるメモリアクセ
ス動作に対応したアドレス空間を有するものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による二重化情報処理装置のメモリア
クセス方式の一実施例を示すブロック図である。

第１図において、１．５はそれぞれプロセサ、２．６は
それぞれメモリ、３，７はそれぞれメモリアップデート
手＆、４．８はそれぞれ入出力手段である。また、１０
は処理系、２０は予備系である。

処理系１０はプロセサｌと、メモリ２と、メモリアップ
デート手段３と、入出力手段４とを具備して構成したも
のである。予備系２０はプロセサ５と、メモリ６と、メ
モリアップデート手段７と、入出力手段８とを具備して
構成したものである。

処理系１０ではプロセサｌと、メモリ２と、入出力手段
４とにより情報処理が実行される。

第２図（匈〜（Ｃ）は、第１図に示すメモリアップデー
ト手段３．７の動作モードを示す説明図である。第２図
（ａ）は両系メモリ２，６の書込み動作モードを示し、
第２図中）は自系メモリ２のアクセス動作モードを示し
、第２図（Ｃ）は他系メモリ６のア、クセス動作モード
を示す。

両系メモリ２，６の曹込み動作モードにおいては、処理
系１０のメモリライトオーダを予備系２０のメモリライ
トオーダに変換する。自系メモリ２のアクセス動作モー
ドにおいては、処理系１０のメモリアクセスオーダを予
備系２０に伝達しない。他系メモリアクセスモードにお
いては、処理系１０から予備系２０へのメモリアクセス
を可能化する。

第３図は、第２図に示すアクセス動作のためのアドレス
空間の割付は例を示す説明図である。

入出力手段４に対して処理を実行するために、処理系１
０のプロセサ１およびメモリ２はプログラムを奥行する
。同時に、メモリ２へのライトオーダはメモリアップデ
ート手段３，７を経由して予備系２０のメモリ６にも送
出され、メモリ２，６には同一内容が書込まれる。この
ようにして、両系１０，２０のメモリ内容が同一となる
。

両系１０，２０のメモリ内容の同一性を保証するために
、処理系１０のプロセサ１は第２図（ｂ）　、　（Ｃ）
に示したモードにより処理系メモリ内容と予備系メモリ
内容とを比較する。当然、上記比較を実行するプログラ
ムは最下位タスクに割付けられ、サービスに必要なタス
クの走行を妨げないようにされる。

ここで、メモリアップデート手段３，７にメモリコピイ
のための待ち行列を設けると、二重化装置の各系の動作
が独立に実行できるため、クロックレベルの（５１期が
不要になりて高速動作が可能となる。

本発明においては、両系１０，２０のメモリ内容に関し
て、同一性のチエツクを、特殊なハードウェアを設けな
くてもプログラム走行時に行うことができる。また、両
系１０，２０のメモリ内容を順次読出すことにより、潜
在的なメモリ障害を検出できる。従って、メそり２，６
にエラー訂圧機能をもては、メモリ２，６のソフトウェ
アエラーが蓄積され、エラー訂正不能状態に陥ることも
防止できる。

（発明の効果） 以上説明したように本発明は、両系のメモリ内容を同一
にする二重化情報処理装置において、処理系のプロセサ
の走行プログラムによって処理系メモリ内容と予備系メ
モリ内容とを比較することができるように、メモリアク
セス空間を備えることにより、両系間でクロックレベル
の同期が不要になるとともに、両系間でメモリ内容のチ
エツクを容易に行うことができ、さらに潜在的なメモリ
障害を検出できるという効果がある。

【図面の簡単な説明】

第１図は、本発明による二重化情報処理装置のメモリア
クセス方式の一実施例を示すブロック図である。 第２図は、第１図に示すメモリアップデート手段のアク
セス動作モードを示す説明図である。 ｇｇ３図は、第２図に示すアクセス動作のためのアドレ
ス空間の割付は例を示す説明図である。 ｌ、５・・・プロセサ　　　２．６・・・メモリ３．７
・・・メモリアップデート手段 ４．８・・・入出力手段　１０・・・処理系２０・・・
予備系 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽オ　　図 ’２’　２　Ｌｌ 室３】

Claims (1)

【特許請求の範囲】
1. それぞれプロセサ、メモリ、メモリアップデート手段、
   ならびに入出力手段を設けた処理系および予備系より成
   る二重化情報処理装置のメモリアクセス方式であって、
   前記各プロセサは走行プログラムにより自系および他系
   の間でメモリ内容を比較するためのものであり、且つ、
   前記各メモリアップデート手段は両系メモリ書込みモー
   ド、自系メモリアクセスモード、あるいは他系メモリア
   クセスモードでメモリアクセス動作を実行するためのも
   のであり、且つ、前記各メモリは前記メモリアップデー
   ト手段によるメモリアクセス動作に対応したアドレス空
   間を有するものであるように構成したことを特徴とする
   二重化情報処理装置のメモリアクセス方式。