JPH0573505A - マルチプロセツサ通信インタフエースとその方法 - Google Patents

Abstract

(57)【要約】 【構成】 マルチプロセッサシステムにおける各プロセ
ッサ１０’，４０’は、フラグビット状態を記憶するレ
ジスタ２４，３４と、記憶されたフラグビットの状態を
関連のプロセッサからの更新状態と比較する評価ロジッ
ク２１〜２３，３１〜３３とを含むインタフェース回路
２０’，３０’を有する。更新状態と記憶された状態と
を比較することにより、変更されたフラグビットを識別
する関連の変更状態を発生する。各インタフェース回路
２０’，３０’は他のインタフェース回路３０’，２
０’から変更状態を受け取る。発生した変更状態は受け
取られた変更状態と比較され、全てのプロセッサからの
組み合わせた変更フラグビットを決定する。その結果の
組み合わされた変更フラグビットは元のフラグビット状
態と比較され、更新されたフラグビットの状態が発生す
る。 【効果】 全てのプロセッサ１０’，４０’は、所定の
プロトコルを追従することなく同時にそれぞれの状態変
更を通信することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にはプロセッサ
通信の分野に関し、特に同時のマルチプロセッサ通信を
提供するマルチプロセッサ通信インタフェースに関す
る。

【０００２】

【従来の技術】コンピュータシステムは、その中に内蔵
したプロセッサにより演算および論理機能を実行する。
プロセッサはそのようなコンピュータシステムの意思決
定者即ちブレインとして作用する。プロセッサは、コン
ピュータシステムにより供給された指令やデータによ
り、さらにはプロセッサ自体に含まれたマイクロコード
により制御される。マイクロコードは、プロセッサにお
けるハードワイヤードの回路として実行された指令の組
である。プロセッサは、コンピュータシステムにその状
態、即ち、それが使用中であるか、データを待機してい
るか等を通信する必要がある。その状態とは、各フラグ
ビットが論理１あるいは０でよい複数のフラグビットで
よい。プロセッサの状態は記憶のためにレジスタに書き
込むことができる。レジスタは、典型的には各フラグビ
ットに対してフリップフロップのような１つの記憶要素
を含む。コンピュータシステムは、プロセッサの状態が
何であるか調べるためにレジスタの中味を検査しうる。

【０００３】極めて一般的には、コンピュータシステム
は、システムのスループットを増大させるために種々の
機能を実行したり、あるいは処理機能を共用するべく１
つ以上のプロセッサを使用している。プロセッサの中の
１つが、マスタプロセッサで、他のプロセッサが、スレ
ーブプロセッサであって、マスタプロセッサがスレーブ
プロセッサを制御することがよくある。代替的に、プロ
セッサは均等に扱われ、そのためいずれか一つのプロセ
ッサが制御するということがないこともありうる。構成
とは無関係に、プロセッサ間の通信は、通常ハンドシェ
ーキングあるいは通信プロトコルとして知られている所
定のシーケンスに追従してプロセッサの衝突を排除する
ことを要求する。衝突は、例えば、もし２つ以上のプロ
セッサが、同じデータを修正しようとしたり、あるいは
システム状態フラグビットを変更しようとする場合に発
生する。

【０００４】マルチプロセッサ通信インタフェース設計
は、共用のメモリと、マイクロコードにより制御されて
いるレジスタの組とから構成しうる。レジスタにはそれ
ぞれアドレスが割り当てられ、そのため各プロセッサ
は、アドレスされたレジスタを読み取ったり、書き込ん
だりできる。マイクロコードプロトコルは、所定のシー
ケンスの間レジスタの読取りおよび書込みを制御するこ
とによって、一方のプロセッサが、アドレス指定された
レジスタにおいてビットをセットし、他方のプロセッサ
が、アドレス指定されたレジスタにおいてビットをリセ
ットしうる。このタイプのインタフェースは、レジスタ
がまずマイクロコードの制御の下でアドレス指定される
ことを要し、双方のプロセッサがレジスタにおいてビッ
トを同時に修正できないようにしている。そのようなイ
ンタフェースの一例が、１９８８年９月発行ＩＢＭ Ｔ
ｅｃｈｍｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ，Ｖｏｌ．３１，Ｎｏ．４のマルチプロセッサ通
信インタフェース（Ｍｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ）
に記載されている。

【０００５】第１のプロセッサが単純なブール論理機能
を実行し、第２のプロセッサが複雑な算術計算を実行す
るマルチプロセッサ構成がパビシック他（Ｐａｖｉｃｉ
ｃｅｔ ａｌ．）の米国特許第４，２１５，３９９号に
記載されている。このシステムにおいては、プロセッサ
は、第１のプロセッサが第１のフラグビットレジスタを
セットし、第２のプロセッサに対して、必要な複雑な算
術演算が待機されていることを知らせるような２つのフ
ラグビットレジスタにより通信する。第２のフラグビッ
トレジスタは、第２のプロセッサによりリセットされ、
第１のプロセッサに対して要求された演算の完了した旨
の信号を出す。第１のプロセッサは、必然的に第１のフ
ラグビットレジスタに書込む前に第２のフラグビットレ
ジスタの状態を検査する必要がある。この通信が完了す
るには少なくとも２回のクロックサイクルを要する。

【０００６】プロセッサ間多重通信を提供する別のシス
テムがコックス他（Ｃｏｘ，ｅｔａｌ．）の米国特許第
４，４０２，０４６号に記載されている。ここでは、シ
ステムワイド（ｓｙｓｔｅｍ−ｗｉｄｅ）通信に対して
全てのプロセッサに共通のグローベルな通信セグメント
が提供されている。通信セグメントは、数個のプロセッ
サの機能を制御するために一つのプロセッサによりセッ
トされ、別のプロセッサにより検査される制御フラグを
含むフィールドを有している。ここでも、種々のプロセ
ッサは、種々の時に制御フラグを読取りかつ書込みを行
い、かつコンピュータシステムの性能を遅らせる特定の
ハンドシェーキングプロトコルが追従することを要す
る。

【０００７】このように、必要なものは、まず所定のプ
ロトコルによりフラグビットレジスタの存在する中味を
アドレス指定しかつ検査する必要なく、いずれかの、あ
るいは全てのプロセッサがフラグビットレジスタの状態
を同時に変更しうるマルチプロセッサ通信インタフェー
スである。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は、改良したマルチプロセッサ通信インタフェースを提
供することである。

【０００９】本発明の別の目的は、プロセッサ間での同
時通信を可能とするマルチプロセッサ通信インタフェー
スを提供することである。

【００１０】本発明はさらに別の目的は、システムの状
態を更新するためにプロセッサが所定のプロトコルを追
従することを要しないマルチプロセッサ通信インタフェ
ースを提供することである。

【００１１】

【課題を解決するための手段】本発明のこれらおよびそ
の他の目的は、初期状態を記憶するための第１の評価回
路を有するマルチプロセッサ通信インタフェースにより
達成される。第１の評価回路は、第１の更新を受け取る
ために第１のプロセッサに結合され、該第１の評価回路
は、初期状態と第１の更新とから第１の変更指示を発生
する。第２の評価回路も、初期状態を記憶し、第１の評
価回路に、かつさらに第２の更新を受け取るための第２
のプロセッサに結合されている。第２の評価回路は、初
期状態と第２の更新とから第２の変更指示を発生する。
第１の評価回路は、第２の変更指示を受け取り、かつ新
しい第１の状態を発生する。第２の評価回路は、第１の
変更指示を受け取り、新しい第２の状態を発生する。第
２の新しい状態は第１の新しい状態と等しい。

【００１２】本発明の前述およびその他の目的、特徴お
よび利点は添付図面に示す本発明の好適実施例について
の以下の特定の説明から明らかとなる。

【００１３】

【実施例】図１を参照すれば、本発明のブロック線図が
示されている。マルチプロセッサ通信インタフェース１
によりプロセッサ４０と通信可能のプロセッサ１０が示
されている。本発明によれば、２つ以上のプロセッサが
同時に通信しうるが、判りやすくするために２つのプロ
セッサのみ示している。プロセッサ１０は、Ｎラインを
有するバス１１により評価ロジック２０に接続されてい
る。プロセッサ１０は、プロセッサ１０の状態が該プロ
セッサ１０の状態を示す複数のフラグビットを有してい
る評価ロジック２０からプロセッサ１０の状態を読み取
ることができる。プロセッサ１０はまた、プロセッサ１
０の更新状態を評価ロジック２０に提供することにより
該評価ロジック２０を更新することができる。プロセッ
サ４０は、Ｎラインを有するバス４１により評価ロジッ
ク３０に接続されている。同様に、プロセッサ４０は、
プロセッサ４０の状態が該プロセッサ４０の状態を示す
複数のフラグビットを有している評価ロジック３０かつ
プロセッサ４０の状態を読み取ることができる。プロセ
ッサ４０はまた、プロセッサ４０の更新状態を評価ロジ
ック３０により提供することにより該評価ロジック３０
を更新することができる。評価ロジック２０に記憶され
たプロセッサ１０の状態は、マルチプロセッサ通信イン
タフェース１が定常状態にあるとき、評価ロジック３０
に記憶されたプロセッサ４０の状態と等しい。

【００１４】マルチプロセッサ通信インタフェース１に
関して４種類の動作モードが存在しうる。第１のモード
は、プロセッサ１０と４０との間に何ら新しい通信がな
されないモードであって、プロセッサ１０の状態とプロ
セッサ４０の状態とが等しく、変化しない定常状態が存
在する。プロセッサ１０は第２のモードにおいてプロセ
ッサ１０の更新状態をプロセッサ４０に通信し、プロセ
ッサ４０は第３のモードにおいてプロセッサ４０の更新
状態をプロセッサ１０に通信する。双方のプロセッサ１
０と４０とはそれぞれの更新状態を第４のモードにおい
て同時に通信する。第１のモードの動作はプロセッサ１
０とプロセッサ４０との状態の変更を何ら必要としない
ので、第２と第４のモードの動作のみ以下に説明する。
第３のモードの動作は第２のモードの動作と類似である
が、方向が反対であることが理解される。

【００１５】第２のモードにおいて、プロセッサ１０が
その現在の状態をプロセッサ４０に通信する必要がある
とき、プロセッサ１０は、該プロセッサ１０の更新状態
をバス１１上で評価ロジック２０に送る。評価ロジック
２０は、プロセッサ１０の更新状態をプロセッサ１０の
状態と比較して、複数のフラグビットのいずれが変更さ
れたかを決定し、プロセッサ１０の変更指示を発生させ
る。評価ロジック２０は、それぞれＮラインを有するバ
ス２５とバス３５とにより評価ロジック３０に接続され
ている。プロセッサ１０の変更状態は、バス２５で評価
ロジック３０により受け取られる。プロセッサ１０の更
新状態は評価ロジック３０には送られず、プロセッサ１
０の変更指示のみが送られる。実際に、評価ロジック３
０のみが、いずれのフラグビットをプロセッサ１０が変
更しているか（即ち新しくセットされたフラグビットあ
るいはリセットされたフラグビット）を知らされる。同
時に、評価ロジック３０からのプロセッサ４０の変更指
示がバス３５により評価ロジック２０に送られる。しか
しながら、第２のモードにおいては、プロセッサ４０か
らの状態は変っておらず、プロセッサ４０の変更指示は
何ら変化を示さない。例えば、プロセッサ１０により変
更された各フラグビットは、プロセッサ１０の変更指示
におけるそのフラグビットの対応位置においてバイナリ
「１」によって表示しうる。この例においては、プロセ
ッサ４０の変更指示は全てバイナリ「０」である。

【００１６】評価ロジック３０は、プロセッサ４０の変
更指示を、評価ロジック２０から受け取ったプロセッサ
１０の変更指示と組み合わせ、その組合わせをプロセッ
サ４０の状態と比較して、プロセッサ４０の新しい状態
を発生させ記憶する。同様に、評価ロジック２０は、プ
ロセッサ１０の変更指示をプロセッサ４０の変更指示と
組み合わせ、その組合せをプロセッサ１０の状態と比較
し、プロセッサ１０の新しい状態を発生させ記憶する。
評価ロジック２０に記憶されたプロセッサ１０の新しい
状態は、評価ロジック３０に記憶されたプロセッサ４０
の新しい状態と等しく、双方のプロセッサ１０，４０に
対する現在のフラグビット状態を表示する。

【００１７】第４のモードの動作は、双方のプロセッサ
１０と４０とが、各プロセッサ１０と４０とが最後に通
信した先のフラグビットとは異なるフラグビットの変更
を通信すること以外は第２のモードの動作と類似であ
る。プロセッサ１０とプロセッサ４０とは、それぞれプ
ロセッサ１０の更新状態とプロセッサ４０の更新状態と
を評価ロジック２０と３０とに送る。プロセッサ１０の
変更指示とプロセッサ４０の変更指示とは、それぞれ評
価ロジック２０と３０とで発生し、各プロセッサ１０と
４０とからの修正されたフラグビットを表わす。プロセ
ッサ１０と４０との変更指示は、それぞれバス２５と３
５とにより評価ロジック２０と３０とのそれぞれに通信
される。プロセッサ１０の変更指示は、評価ロジック３
０においてプロセッサ４０の変更指示と組み合わされ、
プロセッサ１０の変更指示は、評価ロジック２０におい
てプロセッサ４０の変更指示と組み合わされる。評価ロ
ジック２０において発生する組合せは、評価ロジック３
０において発生する組合せと等しい。各評価ロジック２
０，３０はその対応する組合せをプロセッサ１０の状態
とプロセッサ４０の状態とにそれぞれ比較しプロセッサ
１０の新しい状態とプロセッサ４０の新しい状態とをそ
れぞれ発生させる。プロセッサ１０の状態とプロセッサ
４０の状態とは等しいのでプロセッサ１０の新しい状態
とプロセッサ４０の新しい状態とは等しい。

【００１８】本発明の回路図を図２に示し、それについ
て本発明の動作の詳細説明を以下に行う。図１と同様の
構造は、ダッシュ符号を付して図２において示す。評価
ロジック２０’はプロセッサ１０’の状態を記憶するた
めのレジスタ２４を有し、該レジスタ２４は、出力側Ｑ
が排他的論理和ゲート２１の第１の入力側と排他的論理
和ゲート２３の第１の入力側とに接続されている。プロ
セッサ１０’の出力側は排他的論理和ゲート２１の第２
の入力側に接続され、そのためプロセッサ１０’の状態
はプロセッサ１０’からのプロセッサ１０’の更新状態
と比較でき、プロセッサ１０’の変更指示が排他的論理
和ゲート２１により発生する。排他的論理和ゲート２１
の出力側は、評価ロジック３０’とＯＲゲート２２の第
１の入力側とに接続されている。

【００１９】ＯＲゲート２２の第２の入力側は、評価ロ
ジック３０’に接続され、プロセッサ４０’の変更指示
を受け取る。ＯＲゲート２２は、プロセッサ１０’の変
更指示をプロセッサ４０’の変更指示と組み合わせ、第
１の組合せ変更指示を発生させる。ＯＲゲート２２の出
力側は、排他的論理和ゲート２３の第２の入力側に接続
され、該論理和ゲート２３において第１の組合せ変更指
示がプロセッサ１０’の状態と比較され、プロセッサ１
０’の新しい状態を発生させる。最後に、排他的論理和
ゲート２３の出力側は、レジスタ２４のＤ入力側に接続
され、プロセッサ１０’の状態の代りにプロセッサ１
０’の新しい状態を記憶する。

【００２０】評価ロジック３０’は、評価ロジック２
０’と類似であって、３１，３２，３３および３４の番
号を付したデバイスはそれぞれ２１，２２，２３および
２４の番号を付したデバイスと等しい。評価ロジック３
０’は、同様にさらに評価ロジック２０’に接続されて
いる。それらの例外は、排他的論理和ゲート３１の第１
の入力側がプロセッサ４０’に接続されており、ＯＲゲ
ート３２の第１の入力側がプロセッサ１０’の変更指示
を受け取るように評価ロジック２０’に接続されている
ことである。図２を１ビットのみについて示し、かつ説
明してきたが、ゲート当りのレジスタと入力との数は、
データバスのサイズあるいはフラグビットの数によって
変わりうることが認められる。さらに、システム拡大の
ためにそれぞれ追加の評価ロジックを備えた付加的なプ
ロセッサを追加してもよい。

【００２１】以下の例により第２のモードの動作がよく
理解できる。プロセッサ１０’の状態は、１６進数の
（以下「Ｈｅｘ」と記す）０４、即ちＨｅｘ ０４（８
ビットワードと想定して）であると想定する。プロセッ
サ１０’の状態は、パワーアップにおける初期化の結
果、あるいはプロセッサ１０’と４０’との間の先の通
信の結果でありうる。次に、プロセッサ４０’の状態が
変わらず、従ってその出力がＨｅｘ ０４に等しいもの
と想定する。プロセッサ１０’は、プロセッサ１０’の
更新状態をプロセッサ４０’に通信する必要があり、Ｈ
ｅｘ ８Ｃがその出力側に現われる。プロセッサ１０’
の状態とプロセッサ１０’の更新状態とは、排他的論理
和ゲート２１により排他的論理和がとられ、Ｈｅｘ ８
８の結果をもたらせて変更されたフラグビットはどれか
を決定する。同じ排他的論理和をとるステップが、フラ
グビットがプロセッサ４０’により何ら変更されていな
いため、排他的論理和ゲート３１により提供され、Ｈｅ
ｘ ００の結果をもたらす。

【００２２】排他的論理和ゲート３１からのＨｅｘ ０
０は、排他的論理和ゲート２１からのＨｅｘ ８８と組
み合わされ、プロセッサ１０’と４０’とにより変更さ
れたフラグビットの組み合わされた結果を発生する。プ
ロセッサ１０’のみがフラグビットを変更したので、組
み合わされた結果はＨｅｘ ８８と等しく、それは排他
的論理和ゲート２１から出力された結果と等しい。同様
に、ＯＲゲート３２は、プロセッサ１０’と４０’とに
より変更されたそれぞれのフラグビットを組み合わせ、
それは排他的論理和ゲート２１からのＨｅｘ ８８と排
他的論理和ゲート３１からのＨｅｘ ００との組合せで
ある。その結果は、再びＨｅｘ ８８となり、双方の評
価ロジック２０’と３０’とが、同じ組合せ変更フラグ
ビットの結果を発生させる。排他的論理和ゲート２３と
３３とは同時に、組合わされた変更フラグビット状態
を、プロセッサ１０’の状態並びにプロセッサ４０’の
状態とそれぞれ比較する。双方のレジスタ２４，３４は
Ｈｅｘ ０４を含んでいるので、各々の比較の結果はＨ
ｅｘ ８Ｃである。Ｈｅｘ ８Ｃは、プロセッサ１０’
とプロセッサ４０’との新しい状態であり、かつ双方の
レジスタ２４，３４に記憶される。同様の動作が、第３
のモードにおいて行われ、そこではプロセッサ４０’の
みが更新状態を提供する。Ｈｅｘ ８Ｃは双方のプロセ
ッサ１０’，４０’の現在の状態を示す。

【００２３】第４のモードの動作はプロセッサ１０’の
更新状態とプロセッサ４０’の更新状態とを同時に提供
する。それぞれのレジスタ２４および３４に記憶された
プロセッサ１０’の状態とプロセッサ４０’の状態とは
双方共にＨｅｘ ４４と想定される。プロセッサ１０’
の更新状態はＨｅｘ Ｃ４で一方プロセッサ４０’の更
新状態はＨｅｘ ４０である。この例において、プロセ
ッサ１０’は１つのフラグビット（ビット７）を変更
し、プロセッサ４０’は１つのフラグビット（ビット
２）を変更した。排他的論理和ゲート２１は、プロセッ
サ１０’の更新状態Ｈｅｘ Ｃ４をプロセッサ１０’の
状態Ｈｅｘ ４４と比較して、プロセッサ１０’の変更
指示を発生する。この変更指示は、（変更すべき唯一の
フラグビットとしてフラグビット７を表示している）Ｈ
ｅｘ ８０に等しい単一のフラグビット変更である。

【００２４】同様に、排他的論理和ゲート３１は、プロ
セッサ４０’の新しい状態Ｈｅｘ４０をプロセッサ４
０’の状態Ｈｅｘ ４４と比較して、（変更すべき唯一
のフラグビットとしてフラグビット２を表示している）
Ｈｅｘ ０４に等しいプロセッサ４０’の変更指示を発
生する。

【００２５】プロセッサ４０’の変更指示は、ＯＲゲー
ト２２および同時にＯＲゲート３２におけるプロセッサ
１０’の変更指示と組み合わされる。ＯＲゲート２２と
３３の各々は、同時にプロセッサ１０’の変更指示とプ
ロセッサ４０’の変更指示とをそれぞれ発生し、それは
Ｈｅｘ ８０とＨｅｘ ０４の論理和をとり、その結果
はＨｅｘ ８４である。Ｈｅｘ ８４はプロセッサ１
０’および４０’により変更された全てのフラグビット
（プロセッサ１０’変更ビット７をバイナリ１へ、かつ
プロセッサ４０’の変更されたフラグビット２をバイナ
リ０への変更）を表わす。

【００２６】次の動作は、プロセッサ１０’の組合せ状
態Ｈｅｘ ８４とプロセッサ１０’の状態Ｈｅｘ ４４
との排他的論理和ゲート２３による比較と、同時にプロ
セッサ４０’の組合せ状態Ｈｅｘ ８４とプロセッサ４
０’の状態Ｈｅｘ４４との排他的論理和ゲート３３によ
る比較である。これらの比較の結果は、Ｈｅｘ Ｃ０で
あるプロセッサ１０’の更新状態と、これもＨｅｘ Ｃ
０に等しいプロセッサ４０’の更新状態との発生であ
る。次いで、プロセッサ１０’の更新状態とプロセッサ
４０’の更新状態とはそれぞれレジスタ２４，３４に記
憶できそれぞれプロセッサ１０’の状態とプロセッサ４
０’の状態とを入れ替える。Ｈｅｘ Ｃ０は、プロセッ
サ１０’と４０’との同時通信によるフラグビットの正
しい状態を示す。このことは変更された個々のフラグビ
ットを検査すれば明らかに判る。例えば、Ｈｅｘ Ｃ０
は、ビット２がプロセッサ４０’の新しい状態に応じて
バイナリ「０」にリセットすべきであることを示し、フ
ラグビット６と７の双方は、プロセッサ１０’あるいは
４０’のいずれもフラグビット６をリセットしておらず
プロセッサ１０’がフラグビット７をセットしたことを
示すバイナリ１にセットされる。

【００２７】この例から、双方のプロセッサ１０’と４
０’とは厄介なプロトコルに追従する必要なく、マイク
ロコードが状態を検査する必要なく、そして追加のレジ
スタを必要とすることなく同時にフラグビットの状態の
変化を相互に通信できる。

【００２８】本発明の動作方法を図３にフローチャート
で示し、ステップ５２はフラグビットの初期化即ち定常
状態の値を示す。ステップ５２は関連のレジスタに各プ
ロセッサの初期状態を記憶することを含む。ステップ５
４と５６とにおいて、各プロセッサは、それぞれのフラ
グビットをセットあるいはリセットすることによりその
更新状態を提供し、次いで各プロセッサの出力側で新し
い状態を利用可能にする。さらに、ステップ５４と５６
とにおいて、各プロセッサはその更新状態を同時に、あ
るいは順次に提供し、全てのプロセッサよりは少ないプ
ロセッサは更新状態を提供し、一方残りのプロセッサは
それらの状態を変えない。ステップ５８は、各プロセッ
サに対して変更指示が発生するようにプロセッサの以前
の状態に対して各プロセッサによりいずれのフラグビッ
トが新しくセットされたかあるいはリセットされたかを
決定する。各プロセッサに対する変更指示は、ステップ
６２において１つおきのプロセッサの変更指示と組み合
わされ、全てのプロセッサからフラグビットの組み合わ
された変更（組合せた変化状態）を決定する。この組合
された変化状態は、次いでフラグビットの初期値即ち定
常状態値と比較され、プロセッサの新しい状態を決定す
る。次いで、この新しい状態は、ステップ６６で示すよ
うにプロセッサの間の別の通信によりさらに更新される
まで各プロセッサのレジスタに記憶することができる。

【００２９】さて図４を参照すれば、マルチＣＰＵと共
用デバイス構成とが示されている。参照番号７０，７
２，７４および７６で示された複数のＣＰＵシステム
は、複数のチャンネル８２，８４，８６および８８を介
して一対の制御システム７８と８０とに適当に交さして
線続されている。各制御システム７８と８０とは２つの
記憶クラスタを含む。

【００３０】制御システム７８は２つの記憶クラスタ９
０，９２を含み、制御システム８０は２つの記憶クラス
タ９４，９６を含む。例えば記憶クラスタ９０は多重通
路記憶指示装置９８を含み、該指示装置の方は２つの記
憶通路１００，１０２を含む。また、各記憶クラスタ９
０は、共用制御アレイ（ＳＣＡ）１０４を含み、かつキ
ャッシュメモリシステム１０６を含みうる。記憶クラス
タ９２は、多重通路記憶指示装置１０８と２つの記憶通
路制御装置１１０と１１２、並びにそれ自身の共用制御
アレイ（ＳＣＡ）１１４とを含む。記憶クラスタ９２は
持久記憶装置１１６を含む。制御システム７８の記憶通
路１００と１０２とは、２つのデバイスサブシステム１
２０と１２２とに分割された複数のデバイスに接続され
ている。デバイスレベル選択のエンハンスしたモードの
データ転送を用いることにより、同じ４つの通路ストリ
ング内で４つの記憶通路の全てにわたって同時データ転
送が可能とされる。各デバイスサブシステム１２０と１
２２とは、記憶クラスタ９０の各記憶通路１００，１０
２と通信し、かつ記憶クラスタ８０の記憶通路と通信す
る。

【００３１】２つのデバイスサブシステム１２６と１２
８とは、記憶クラスタ９２の記憶通路１１０および１１
２並びに記憶クラスタ９４の記憶通路とに接続されてい
る。デバイスサブシステム１２０と１２２の組とデバイ
スサブシステム１２６と１２８との組の双方は、制御シ
ステム７８と８０とにそれぞれ制御されて、タンデムに
動作する。

【００３２】制御システムの各々の各記憶クラスタは独
立の要素として動作する。各記憶クラスタは、個別のパ
ワーおよびサービス領域並びに諸デバイスに対する個別
の通路を提供する。一方の記憶クラスタに対するパワー
が喪失しても、処理は他方の記憶クラスタを介して継続
しているのでデータへのアクセスを阻止しない。制御シ
ステムに接続されている全てのデバイスは、双方の制御
システム、並びに制御システムの各々の内部における一
方の記憶クラスタとに交さして線続されている。デバイ
スサブシステム１２０と１２２とにおける諸デバイスは
全体的に直接アクセス記憶デバイス（ＤＡＳＤ）のディ
スクデバイスである。しかし、それらのデバイスはテー
プあるいは光学的デバイスでもよい。各記憶クラスタは
その独自の支援設備を有している。各記憶クラスタは、
制御装置の特徴、サブシステムの動作モード、サブシス
テムの識別子、サブシステム構成、各チャンネルの制御
ユニットアドレス、チャンネルのタイプ、各記憶クラス
タに接続されたチャンネルの速度、およびデバイスブロ
ックにおける論理システムに装着しうるアドレス指定可
能なデバイスの数とを記憶する非持久製品データ記憶モ
ジュールを含む。

【００３３】デバイスレベルの選択のエンハンスした動
作モードによって、２つの多重通路記憶指示装置がデバ
イスサブシステムにおいてデータにアクセスできるよう
にする。各々の多重通路記憶指示装置は、図４に示すよ
うに２つの記憶通路を有している。デバイスレベル選択
のエンハンスした動作モードは、２つの制御システムか
ら同じ２つのデバイスサブシステムへの４つの独立し、
かつ同時のデータ転送の通路を提供する。入力／出力動
作は、４つの通路のいずれか１つに動的に再接続でき
る。このように、ＣＰＵからデバイスまで４つの完全な
独立通路がある。例えば各記憶クラスタ９０はチャンネ
ル８２を多重通路記憶指示装置９８に接続するチャンネ
ル接続機構を含む。記憶指示装置９８は２つの記憶通路
１００および１０２に接続されている。記憶クラスタ９
０は共用の制御アレイ１０４を含む。キャッシュ１０６
と持久記憶装置１１６とは、記憶クラスタ９０と記憶ク
ラスタ９２の双方の記憶通路により共用されるが、記憶
クラスタからは物理的かつ論理的に分離されている。各
記憶クラスタは独立した要素である。各々のクラスタ
は、個別のパワーおよびサービス領域と、デバイスサブ
システムへの２つの個別の通路とを提供する。キャッシ
ュと持久記憶装置とは、一方の制御システムの双方の記
憶クラスタによりアクセスされる。記憶指示装置は、チ
ャンネルの指令を解釈し、記憶通路、キャッシュ、持久
記憶装置およびデバイスサブシステムの装着したデバイ
スとを制御する。各記憶通路はデバイスサブシステムの
全てのデバイスに個別に接続されている。チャンネルと
接続した動作の間、記憶通路は特定のチャンネルに結合
されている。多重通路記憶指示装置は、単一のチャンネ
ルアドレスを介して、諸デバイスへの多重通路アクセス
を提供する。１つの記憶指示装置アドレスを介して、多
重通路記憶指示装置は、データ転送動作のために、記憶
クラスタにおけるいずれかの記憶通路を選択する。共用
された制御アレイは記憶通路と諸デバイスとについての
状態情報を含む。

【００３４】各組のデバイスサブシステム、例えばサブ
システム１２０および１２２は双方の制御システム７８
と８０とに接続されている。各々のサブシステムは、各
記憶指示装置、例えば記憶指示装置９８の各記憶通路、
例えば記憶通路１００および１０２へのラインを有して
いる。このように、例えばデバイスシステム１２０およ
び１２２は、ＣＰＵへの４つの通路、即ち制御システム
７８への記憶クラスタ９０への２つの通路と、制御シス
テム８０の記憶クラスタ９６への２つの通路とを有す
る。このように、ポールシーケンスにおいて、いずれか
のデバイスサブシステム１２０あるいは１２２における
デバイスからの割込み要求は、全ての４つの記憶通路に
より検出される。記憶通路のいずれも割込みを満足させ
ることができる。

【００３５】キャッシュ１０６は、制御システム７８に
接続された全ての記憶通路が共用する高密度の電子記憶
装置である。頻繁に使用されるデータは、チャンネル速
度においてキャッシュ１０６とチャンネル８２へ、また
そこから転送することができる。キャッシュ１０６とチ
ャンネル８２の中の１つのチャンネルとの間のアクセス
時間は、何ら遅れがないためデバイスサブシステムの諸
デバイスとそのチャンネル間のものよりはるかに速い。
キャッシュ１０６は、記憶クラスタ９０および９２から
の分離したパワー領域にあって、何らかの理由で他方の
記憶クラスタがオフラインであるときいずれかの記憶ク
ラスタを介してキャッシュ処理を可能とする。

【００３６】持久記憶装置１１６はランダムアクセス電
子記憶装置を提供する。バッテリバックアップシステム
は持久記憶装置１１６への電力を保持する。持久記憶装
置は、デバイスサブシステム１２０および１２２のデバ
イスまで転送させる必要のあるデータを保持する。情報
がデバイスまで伝送できる前に制御システム７８へのパ
ワーが喪失されるとすれば、データはパワーが回復され
るまで持久記憶装置１１６に保持され、パワーが回復さ
れるとデータは諸デバイスへデステージされる。

【００３７】共用制御アレイ１０４と１１４とは、制御
システム７８と、デバイスサブシステムの装着されたデ
バイスとの状態についての情報を含む電子記憶装置であ
る。同一の情報が各記憶クラスタの共用制御アレイに保
持されている。図４に示すように対とすることにより、
共用制御アレイの情報は対とされた２つの記憶クラスタ
へ複写される。例えば、記憶クラスタ９０の共用制御ア
レイ１０４は記憶クラスタ９６における共用制御アレイ
１２４に対とされる。

【００３８】マルチプロセッサ通信インタフェース１’
は記憶クラスタ９０，９２，９４および９６の各々に介
在する。詳しくは、マルチプロセッサ通信インタフェー
ス１’は、各々の多重通路記憶指示装置、例えば多重通
路記憶指示装置９８および１０８に介在している。さら
に、図２に示すようにプロセッサ１０’および４０’は
記憶クラスタ９０，９２，９４および９６の各々に介在
している。各プロセッサ１０’はチャンネルと記憶クラ
スタの間のデータの状態をモニタし、一方プロセッサ４
０’は記憶クラスタと対応するデバイスのサブシステム
との間のデータの状態をモニタする。

【００３９】各プロセッサ１０’はチャンネルと記憶ク
ラスタとの間のデータ転送の状態を更新することがで
き、一方各プロセッサ４０’は各記憶クラスタとデバイ
スのサブシステムとの間のデータ転送の状態を更新する
ことができる。各プロセッサは、他のプロセッサがその
状態の更新を終了するのを待機する必要なくその状態を
更新することができるので、プロセッサは典型的には通
信プロトコルに付随した遅れを伴うことなく通信するこ
とができる。

【００４０】本発明を特定の実施例に関して特に説明し
てきたが、当該技術分野の専門家には本発明の精神、範
囲および教示から逸脱することなく細部において種々の
その他の変更を行いうることが理解される。例えば、本
発明を８フラグビットを用いたものを説明してきたが、
より多くのフラグビットを通信しうることが認められ
る。さらに、本発明は２つのプロセッサのみを用いたも
のを説明したが、評価ロジック２０’および３０’の数
を増すことによりさらにプロセッサを追加することがで
きる。

【図面の簡単な説明】

【図１】マルチプロセッサの通信インタフェースを示す
ブロック線図。

【図２】本発明の好適実施例の概略線図。

【図３】本発明の動作の方法を示すフローチャート。

【図４】マルチプロセッサ通信インタフェースを有する
データ処理システムのブロック線図。

Claims (22)

【特許請求の範囲】
1. 【請求項１】 第１と第２のプロセッサとの間で同時に
   通信を提供し、前記第１と第２のプロセッサの現在の状
   態のそれぞれを指示するために第１と第２の状態を記憶
   する通信インタフェースであって、前記第１と第２のプ
   ロセッサが、第１と第２の更新をそれぞれ提供してそれ
   らの状態の変更を指示し、前記通信インタフェースは第
   １と第２の更新を表わす第１と第２の新しい状態を記憶
   する通信インタフェースにおいて、 第１の状態を記憶し、前記第１のプロセッサに結合され
   第１の更新を受け取る第１の評価手段であって、第１の
   状態と第１の更新とから第１の変更指示を発生し、さら
   に第２の変更指示を受け取るように結合され、第１の変
   更指示を第２の変更指示と組み合わせて第１の新しい状
   態を発生する第１の評価手段と、 第２の状態を記憶し、第１の変更状態を受け取るように
   結合され、さらに前記第２のプロセッサに結合され第２
   の更新を受け取る第２の評価手段であって、第１の状態
   と第２の更新とから第２の変更指示を発生し、かつ第１
   の変更指示を受け取り、第２の新しい状態を発生する第
   ２の評価手段とを備える通信インタフェース。
2. 【請求項２】 第１の状態が第２の状態と等しい請求項
   １に記載の通信インタフェース。
3. 【請求項３】 第１の更新と第２の更新が実質的に同時
   に得られる請求項１に記載の通信インタフェース。
4. 【請求項４】 前記第１の評価手段は、 第１の状態を受け取るように結合された第１の入力と、
   第１の更新を受け取るように結合された第２の入力と、
   第１の変更指示を提供する出力とを有する第１の排他的
   論理和ゲートと、 前記第１の排他的論理和ゲートの出力に結合された第１
   の入力と、第２の変更指示を受け取るように結合された
   第２入力と、出力とを有する第１のＯＲゲートと、 前記第１のＯＲゲートの出力に結合された第１の入力
   と、第１の状態を受け取るように結合された第２の入力
   と、第１の新しい状態を提供する出力とを有する第２の
   排他的論理和ゲートと、 第１の状態を記憶する第１のラッチ手段であって、前記
   第２の排他的論理和ゲートから第１の新しい状態を受け
   取りかつ記憶するように結合された第１のラッチ手段と
   を備える請求項１に記載の通信インタフェース。
5. 【請求項５】 前記第２の評価手段は、 第２の状態を受け取るように結合された第１の入力と、
   第２の更新を受け取るように結合された第２の入力と、
   第２の変更指示を提供する出力とを有する第３の排他的
   論理和ゲートと、 第２の変更指示を受け取るように結合された第１の入力
   と、第１の変更指示を受け取るように結合された第２の
   入力と、出力とを有する第２のＯＲゲートと、前記第２
   のＯＲゲートの出力に結合された第１の入力と、第２の
   状態を受け取るように結合された第２の入力と、第２の
   新しい状態を提供する出力とを有する第４の排他的論理
   和ゲートと、 第２の状態を記憶する第２のラッチ手段であって、前記
   第４の排他的論理和ゲートから第２の状態を受け取りか
   つ記憶するように結合された第２のラッチ手段とを備え
   る請求項４に記載の通信インタフェース。
6. 【請求項６】 第１の新しい状態が第１の状態に置き代
   る請求項５に記載の通信インタフェース。
7. 【請求項７】 第１と第２のプロセッサの間で、複数の
   フラグビットを含むフラグビット状態を同時に通信する
   フラグビット通信インタフェース回路において、 第１のプロセッサ更新と、第１の記憶された状態とを受
   け取るように結合され、第１のプロセッサの新しい状態
   を発生する第１の論理手段と、 前記第１の論理手段に結合され、第２のプロセッサの更
   新と第２の記憶された状態とを受け取るように結合さ
   れ、第２のプロセッサの新しい状態を発生する第２の論
   理手段と、 第１のプロセッサの新しい状態を受け取り、かつ第１の
   記憶された状態を提供するように前記第１の論理手段に
   結合された第１の記憶手段と、 第２のプロセッサの新しい状態を受け取り、かつ第２の
   記憶された状態を提供するように前記第２の論理手段に
   結合された第２の記憶手段とを備えるフラグビット通信
   インタフェース回路。
8. 【請求項８】 前記第１の論理手段が第１のプロセッサ
   の変更指示を発生する請求項７に記載のフラグビット通
   信インタフェース。
9. 【請求項９】 前記第２の論理手段が第２のプロセッサ
   の変更指示を発生する請求項８に記載のフラグビット通
   信インタフェース回路。
10. 【請求項１０】 前記第１の論理手段が第２のプロセッ
    サの変更指示を受け取り、前記第２の論理手段が第１の
    プロセッサの変更指示を受け取る請求項９に記載のフラ
    グビット通信インタフェース回路。
11. 【請求項１１】 前記第１の記憶手段が第１のプロセッ
    サの新しい状態を記憶する請求項１０に記載のフラグビ
    ット通信インタフェース回路。
12. 【請求項１２】 前記第２の記憶手段が第２のプロセッ
    サの新しい状態を記憶する請求項１１に記載のフラグビ
    ット通信インタフェース回路。
13. 【請求項１３】 第１と第２のレジスタを有する通信イ
    ンタフェースにおいて少なくとも第１と第２のプロセッ
    サの間で通信し、前記少なくとも第１と第２のプロセッ
    サが同時に複数のフラグビットを変えることができる少
    なくとも第１と第２のプロセッサの間で通信する方法に
    おいて、 複数のフラグビットからなる第１のプロセッサの状態と
    第２のプロセッサの状態とをそれぞれ前記第１と第２の
    レジスタとに記憶するステップと、 前記第１のプロセッサから前記通信インタフェースまで
    第１のプロセッサの更新を提供するステップと、 前記第２のプロセッサから前記通信インタフェースまで
    第２のプロセッサの更新を提供するステップと、 第１のプロセッサの状態と第１のプロセッサの更新との
    間でいずれのフラグビットが相違しているかを決定し、
    そこから第１の変更指示を発生するステップと、 第２のプロセッサの状態と第２のプロセッサの更新との
    間でいずれのフラグビットが相違しているかを決定し、
    そこから第２の変更指示を発生するステップと、 第１と第２の変更指示を組み合わせるステップと、 前記組み合わせるステップと第１のプロセッサ状態とか
    ら第１の新しい状態を決定するステップと、 第１のプロセッサの状態が第１の新しい状態によって置
    き代えられるように第１の新しい状態を前記第１のレジ
    スタに記憶するステップとを備える少なくとも第１と第
    ２のプロセッサの間で通信する方法。
14. 【請求項１４】 第１のプロセッサの状態が第２のプロ
    セッサの状態と等しい請求項１３に記載の方法。
15. 【請求項１５】 第１のプロセッサの更新が第２のプロ
    セッサの更新と等しい請求項１４に記載の方法。
16. 【請求項１６】 第１のプロセッサの更新が第１のプロ
    セッサの状態と等しい請求項１５に記載の方法。
17. 【請求項１７】 第１のプロセッサの更新が第２のプロ
    セッサの更新と等しくなく、第１と第２のプロセッサの
    更新が実質的に同時に得られる請求項１４に記載の方
    法。
18. 【請求項１８】 前記組合わせるステップと第２のプロ
    セッサの状態とから第２の新しい状態を決定するステッ
    プと、第２の新しい状態を前記第２のレジスタに記憶す
    ることにより第２のプロセッサの状態が第２の新しい状
    態に置き代わるステップとをさらに含む請求項１７に記
    載の方法。
19. 【請求項１９】 第１の新しい状態が第２の新しい状態
    と等しい請求項１８に記載の方法。
20. 【請求項２０】 少なくとも１つのチャンネルと少なく
    とも１つのデバイスサブシステムとの間でデータを転送
    し、チャンネル側の状態とデバイスサブシステム側の状
    態とを同時に更新する制御システムにおいて、 記憶クラスタと、 前記記憶クラスタにおける多重通路記憶指示装置と、 前記少なくとも１つのチャンネルの状態をモニタする、
    前記記憶クラスタにおける第１のプロセッサと、 前記少なくとも１つのデバイスサブシステムの状態をモ
    ニタする、前記記憶クラスタにおける第２のプロセッサ
    と、 前記第１と第２のプロセッサの間で同時にフラグビット
    状態を通信し、前記フラグビット状態が複数のフラグビ
    ットを含む、前記多重通路記憶指示装置におけるフラグ
    ビット状態通信インタフェース回路とを備え、 前記フラグビット状態通信インタフェース回路はさら
    に、 前記少なくとも１つのチャンネルの状態を指示する第１
    のプロセッサ更新と第１の記憶された状態とを受け取る
    ように結合され、第１のプロセッサの新しい状態を発生
    する第１の論理手段と、 前記第１の論理手段に結合され、かつ前記少なくとも１
    つのデバイスサブシステムの状態を指示する第２のプロ
    セッサ更新と第２の記憶された状態とを受け取るように
    結合され、第２のプロセッサの新しい状態を発生する第
    ２の論理手段と、 前記第１の論理手段に結合され、第１のプロセッサの新
    しい状態を受け取り、かつ第１の記憶された状態を前記
    第１の論理手段に提供する第１の記憶手段と、 前記第２の論理手段に結合され、第２のプロセッサの新
    しい状態を受け取り、かつ第２の記憶された状態を前記
    第２の論理手段に提供する第２の記憶手段とを備える制
    御システム。
21. 【請求項２１】 前記第１の論理手段が第１のプロセッ
    サの変更指示を発生し、前記第２の論理手段が第２のプ
    ロセッサの変更指示を発生する請求項２０に記載の制御
    システム。
22. 【請求項２２】 前記第１の論理手段が第２のプロセッ
    サの変更指示を受け取り、前記第２の論理手段が第１の
    プロセッサの変更指示を受け取る請求項２１に記載の制
    御システム。