JP2628079B2 - マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマルチプロセサシステムにおけるダイレク
ト・メモリ・アクセス制御装置に関し、特に、マルチプ
ロセサシステムにおけるデジタルデータプロセサ間の直
接データ転送を可能にし、これによりマルチプロセサシ
ステムのスループットを改善するためのダイレクト・メ
モリ・アクセス制御装置の構成に関する。

［従来の技術］ 複数のデジタルデータプロセサと、この複数のデジタ
ルデータプロセサに共通に、共通データバスを介して接
続される外部共有メモリから構成されるマルチプロセサ
システムが従来より知られている。各デジタルデータプ
ロセサは、外部共有メモリへアクセスする場合、ダイレ
クト・メモリ・アクセスと呼ばれる方法に従って、デジ
タルデータプロセサ内蔵の内部メモリと外部共有メモリ
との間でデータを直接転送している。以下、図面を参照
して従来のマルチプロセサシステムにおけるダイレクト
メモリアクセス方式について説明する。

第９図は従来のマルチプロセサシステムの概略構成を
示す図である。第９図において、３個のデジタルデータ
プロセサ500a,500bおよび500cと、これらのデジタルデ
ータプロセサに共通に設けられる外部メモリ503とから
なるマルチプロセサシステムが一例として示される。デ
ジタルデータプロセサ500a,500cの各々は、各種演算処
理に必要なデータを記憶する内部データメモリ501a〜50
1cと、内部データメモリ501a〜501cと外部メモリ503と
の間のデータ転送を制御するためのダイレクトメモリア
クセス制御装置502a〜502cをそれぞれ備える。各ダイレ
クトメモリアクセス制御装置502a〜502cは、アドレスバ
ス504およびデータバス505を介して外部メモリ503へア
クセスすることができる。アドレスバス504上には外部
メモリ503のアクセスすべき番地を指定するアドレスデ
ータが転送される。データバス505上には外部メモリ503
と内部データメモリ501a〜501cとの間で転送される情報
データが伝達される。

第10図は従来のデジタルデータプロセサの構成を概略
的に示す図である。第10図において、従来のデジタルデ
ータプロセサは、内部データメモリ501およびダイレク
トメモリアクセス制御装置（DMAC）502に加えて、デジ
タルデータプロセサ500内の動作を監視・制御するシー
ケンサ506と、シーケンサ506の制御の下に、各種演算処
理を行なう演算部507と、内部データメモリ501と外部メ
モリ503との間のインターフェイスを与える入出力イン
ターフェイス回路508を含む。入出力インターフェイス
回路508と内部データメモリ501との間には、内部データ
を伝達する内部データバス509および内部メモリ用アド
レスと外部メモリ用アドレスを伝達する内部アドレスバ
ス510が設けられる。演算部507は内部データバス509お
よび内部アドレスバス510を介して内部データメモリ501
へアクセスする。

シーケンサ506は、コントロールバス513上の信号状態
を監視し、ダイレクトメモリアクセスが可能か否かを監
視するとともに、ダイレクトメモリアクセス制御装置50
2を制御し、デジタルデータプロセサ500にダイレクトメ
モリアクセス動作を行なわせる。

ダイレクトメモリアクセス制御装置502は、DAMメモリ
コントロール線511を介して内部データメモリ501の動作
を制御し、かつ内部アドレスバス510上に内部メモリ501
用および外部メモリ503に対するアドレスを送出するこ
とができる。次に、第９図および第10図を参照して従来
のマルチプロセサシステムにおけるダイレクトメモリア
クセス動作について説明する。

まず、内部データメモリ501と外部メモリ503との間の
ダイレクトメモリアクセス動作について説明する。今デ
ジタルデータプロセサ500aから外部メモリ503へアクセ
スする場合を考える。或る与えられたプログラムを実行
中に、外部メモリ503へのアクセスをする必要が生じた
場合、シーケンサ506はコントロールバス513上のバスリ
クエストBUSREQおよびバスアクノリッジ信号BUSACKを監
視し、外部メモリ503へアクセス可能かどうかを判定す
る。コントロールバス513上に何らバス要求信号BUSREQ
が出されていない場合には、シーケンサ506はバスの使
用を要求するバスリクエスト信号BUSREQを送出し、ダイ
レクトアクセスモードに入る。続いて、シーケンサ506
はダイレクトメモリアクセス制御装置502へダイレクト
メモリアクセス要求信号DMARQを与え、ダイレクトメモ
リアクセス制御装置502からのダイレクトメモリアクセ
ス了解信号DMACKを受けると、演算部507を内部データメ
モリ501から切り離し、内部データメモリ501と外部メモ
リ503との間のデータ転送をダイレクトメモリアクセス
制御装置に委ねる。ダイレクトメモリアクセス制御装置
502は、ダイレクトメモリアクセス了解信号DMACKを送出
した後、DMAメモリコントロール線511を介して内部デー
タメモリ501の動作（書込／読出）を制御するととも
に、内部アドレスバス510上に内部データメモリ501に対
するデータ格納位置を示す内部アドレスおよび外部メモ
リ503に対するアクセス位置を示すアドレスを送出す
る。この内部バス510上に送出された外部メモリ503用の
アドレスは、入出力インターフェイス回路508を介して
アドレスバス504へ送出され、外部メモリ503へ与えられ
る。続いて、外部メモリ503の指定されたアドレスと内
部データメモリ501の指定されたアドレスとの間でデー
タバス505,509および入出力インターフェイス回路508を
介してデータの転送が行なわれる。必要数のデータの転
送が行なわれた後は、シーケンサ506の制御の下に、ダ
イレクトメモリアクセス制御装置502は不能動化され予
め与えられているプログラムに従った処理動作が、シー
ケンサ506の制御の下に内部データメモリ501内に格納さ
れたデータを用いて行なわれる。

次に第９図におけるデジタルデータプロセサ500aから
デジタルデータプロセサ500bへのデータ転送動作につい
て説明する。

まずデジタルデータプロセサ500a内のシーケンサ506
がコントロールバス513上の信号状態を監視し、ダイレ
クトメモリアクセスが可能か否かを判定する。ダイクト
メモリアクセスが可能であると判定すると、コントロー
ルバス513上にバス要求信号BUSREQを送出し、前述のダ
イレクトメモリアクセス動作に従って、ダイレクトメモ
リアクセス制御装置502を活性化し、このダイレクトメ
モリアクセス制御装置502の制御の下に、内部データメ
モリ501へアクセスする。すなわち、ダイレクトメモリ
アクセス制御装置502は内部アドレスバス510上に内部デ
ータメモリ501の読出アドレスを出力し、このアドレス
に従って内部データメモリ501より読出されたデータを
内部データバス509上に送出する。このとき一方におい
て、ダイレクトメモリアクセス制御装置は内部アドレス
バス510上に外部メモリ503の書込アドレスを生成して出
力する。この一連の動作により、入出力インターフェイ
ス回路508を介して、必要とされる内部データメモリ501
のデータが外部メモリ503へ転送される。このデジタル
データプロセサ500aから外部メモリ503へのデータ転送
動作が終了すると、デジタルデータプロセサ500aのダイ
レクトメモリアクセス動作が終了し、続いてデジタルデ
ータプロセサ500bにおけるダイレクトメモリアクセス動
作が起動される。すなわちデジタルデータプロセサ500b
において、シーケンサ506の制御の下に、外部デジタル
データプロセサ500b内のダイレクトメモリアクセス制御
装置502が活性化され、前述のデジタルデータプロセサ5
00aの動作と同様にして、外部メモリ503へ先に書込まれ
ているデータがデジタルデータプロセサ内の内部データ
メモリ501bへ転送される。

このデジタルデータプロセサ500aとデジタルデータプ
ロセサ500bとの間のデータ転送動作中は、コントロール
バス513上にはバス要求信号BUSREQが送出されており、
第３のデジタルデータプロサセ500cが外部メモリ503へ
アクセスする必要が生じたとても、アドレスバス504お
よびデータバス505は使用中であるため、デジタルデー
タプロセサ500cはこのデジタルデータプロセサ500a,500
b間のデータ転送が終了するまでウェイト状態に入る。
デジタルデータプロセサ500cは、デジタルデータプロセ
サ500a,500b間のデータ転送が終了し、アドレスバス504
およびデータバス505が開放された後、外部メモリ503と
の間でデータ転送を開始する。

また、デジタルデータプロセサ500a内の内部メモリ50
1aのデータが、他のデジタルデータプロセサ500b,500c
で必要になった場合においては、内部データメモリ501a
から外部メモリ503へまずデータが転送され、次に外部
メモリ503から内部データメモリ501bへこのデータが転
送される。この内部データメモリ501bへのデータ転送終
了後、外部メモリ503から内部データメモリ501cへデー
タが転送される。

［発明が解決しようとする課題］ 以上のように、従来のダイレクトメモリアクセス制御
装置内蔵のデジタルデータプロセサにおいては、外部メ
モリ503と内部データメモリ501との間でのみダイレクト
なデータ転送が行なわれるように構成されている。した
がって、このようなデジタルデータプロセサを用いてマ
ルチプロセサシステムを構成した場合、デジタルデータ
プロセサ間のデータ転送は、低速の外部メモリを経由し
て行なう必要があり、高速性が特徴であるダイレクトメ
モリアクセスの利点を十分に活かすことができず、高速
でプロセサ間のデータ転送を行なうことができないとい
う問題が発生する。

また、データバスが複数のデジタルデータプロセサに
共通に用いられているため、このシステム内でダイレク
トメモリアクセスによるプロセサ間通信（データ転送）
に関与していないデジタルデータプロセサは、このプロ
セサ間通信の間は外部メモリ503へのアクセスを行なう
ことができず待機しなければならないため、必要な処理
を高速で行なうことができず、システム全体のスループ
ットが低下することになる。

また、任意のデジタルデータプロセサを送信元（ソー
ス）とし、システム内の残りの複数のデジタルデータプ
ロセサを受信先（デスティネーション）としたデータ転
送においては、送信元から外部データメモリ503へ一旦
データ転送を行なった後、次に指定された受信先のデジ
タルデータプロセサが順次外部データメモリにアクセス
してデータをロードするというシーケンスを必要とする
ため、同様にデータ転送に時間を要することになり、マ
ルチプロセサシステムのデータ処理時間が長くなり、シ
ステムのスループットが低下するという問題点が発生す
る。

それゆえ、この発明の目的は、マルチプロセサシステ
ムにおいて、複数のデジタルデータプロセサ間でのデー
タを転送を高速で行なうことのできるダイレクトメモリ
アクセス制御装置を提供することである。

この発明の他の目的は、マルチプロセサシステムにお
いて、複数のプロセサ間でダイレクトメモリアクセスモ
ードで行なわれるデータ転送と並行して、外部メモリへ
アクセスすることのできるダイレクトメモリアクセス制
御装置を提供することである。

この発明のさらに他の目的は、マルチプロセサシステ
ムのスループットを改善することのできるダイレクトメ
モリアクセスモード動作を有するデジタルデータプロセ
サを提供することである。

［課題を解決するための手段］ この発明に係るダイレクトメモリアクセス制御装置は
各デジタルデータプロセサ対応に設けられ、かつダイレ
クトメモリアクセスモードでのデータ送信を要求する信
号を送出する手段と、ダイレクトメモリアクセスモード
でデータ送信要求信号を受信する手段と、ダイレクトメ
モリアクセスモードでのデータ受信を了解する信号を送
信する手段と、ダイレクトメモリアクセスモードでのデ
ータ受信を了解する信号を受信する手段と、ダイレクト
メモリアクセスモード受信了解信号を受けたことに応答
して、自己が所属するデジタルデータプロセサ内蔵の内
部メモリへアクセスし内部メモリのデータを、外部メモ
リに接続された共通バスとは別に設けられた第２のバス
上へ送出する手段と、ダイレクトメモリアクセスモード
受信了解信号送出後、自己が所属するデジタルデータプ
ロセサ内蔵の内部メモリへアクセスし、第２のバス上に
送出されているデータを書込む手段とを含む。

データ送信要求信号は、送信測特定情報および受信測
特定情報を含み、データ受信了解信号は、受信側特定情
報を含む。

デジタルデータプロセサは、上述の制御装置に加え
て、複数のデジタルデータプロセサ間のダイレクトモー
ドのデータ転送を指定する信号を発生する手段と、自己
が所属するデジタルデータプロセサ内蔵の内部メモリと
複数のデジタルデータプロセサに共通に設けられた外部
メモリとの間のダイレクトメモリアクセスモードでのデ
ータ転送を指定する信号を発生する手段と、この２つの
信号発生手段からの制御信号に応答して、自己が所属す
る内部メモリを、外部メモリが接続される共通バスとこ
の共通バスとは別に設けられたダイレクトメモリアクセ
ス転送専用バスのいずれかに接続するアービタ手段を含
む。

好ましくは、デジタルデータプロセサは、プロセサ間
のデータ転送用入出力ポートと内部メモリと外部メモリ
との間のデータ転送用入出力ポートとを備える。

［作用］ この発明に係るダイレクトメモリアクセス制御装置
は、データ送信先を指定し、指定されたデジタルデータ
プロセサから了解信号に応答して、ダイレクトメモリア
クセスモードでのデジタルデータプロセサ間データ転送
専用に設けられたバスを介して、各デジタルデータプロ
セサ内蔵の内部メモリ間のデータ転送を行なっている。
したがって、ダイレクトメモリアクセスモードでのデー
タ転送には、低速の外部メモリを介さずに直接デジタル
データプロセサ間でデータ転送を行なうことができ、高
速でデータ転送を行なうことができる。

また、デジタルデータプロセサ間のデータ転送は専用
のバスを用いて行なっているので、このデータ転送に関
与しないデジタルデータプロセサは、待機することな
く、外部メモリへ共通バスを介してアクセスすることが
できる。

また、アービタ手段により、各デジタルデータプロセ
サ内において、デジタルデータプロセサ間のデータ転送
動作と並行して、外部メモリへアクセスすることも可能
となる。

［発明の実施例］ 第２図はこの発明の一実施例であるダイレクトメモリ
アクセス機能を備えたデジタルデータプロセサを用いた
マルチプロセサプロセサシステムの構成の一例を示す図
である。第２図において、３個のデジタルデータプロセ
サ200a,200bおよび200cと１個の外部データメモリ201と
からなるシステムが示される。デジタルデータプロセサ
200a〜200cの各々は、メインデータバス220およびアド
レスバス222を介して外部データメモリ201へアクセス可
能である。デジタルデータプロセサ200a〜200cの任意の
プロセサ間で、それぞれの内部メモリ間のデータ転送
を、各プロセサのたとえば演算動作である内部動作と並
列に独立して実行するダイレクトメモリアクセスモード
でのデータ転送を可能にするために、ダイレクトメモリ
アクセス要求信号伝達線231と、ダイレクトメモリアク
セス了解信号伝達線232が設けられるとともに、プロセ
サ間でのそれぞれの内部メモリ間のデータ転送をプロセ
サの内部動作と並列に独立して実行するダイレクトメモ
リアクセスモードでのデータ転送を行なうために、ロー
カルデータバス221が設けられる。各デジタルデータプ
ロセサ200a〜200cのデータ伝達経路を切換えるために、
デジタルデータプロセサからのバス制御信号BUSARに応
答して、デジタルデータプロセサのデータ入出力経路を
ローカルデータバス221およびメインデータバス220のい
ずれかに接続するバスアービタ210a〜210cが設けられ
る。このバス選択信号BUSARは、デジタルデータプロセ
サ間のダイレクトメモリアクセスモードでのデータ転送
時には、各対応のデジタルデータプロセサのデータ入出
力経路をローカルデータバス221に接続し、外部データ
メモリ201へのアクセス時にはメインデータバス220へ接
続する。

ダイレクトメモリアクセス要求信号伝達線231および
ダイレクトメモリアクセスモードでのデータ転送了解信
号伝達線232は、従来のマルチプロセサシステムにおい
ては、送信側および受信側を特定する必要がなく、単に
バスの使用状態を監視するだけであったため各々１ビッ
ト幅であったが、この発明の一実施例においては、それ
ぞれ送信側および受信側の状態をも特定する情報を伝達
するため、それぞれ６ビット幅の信号を伝達するように
構成される。

第２図の構成においては、信号線231,232を介してダ
イレクトメモリアクセスモードでのデータ転送の可否を
監視し、この信号線231,232上の状態に応じて、バスア
ービタ210a〜210cが動作制御され、対応のデジタルデー
タプロセサを外部ローカルデータバス221およびメイン
データバス220のいずれかへ接続する構成となってい
る。すなわち、デジタルデータプロセサ間のデータ転送
時にはローカルデータバス221を介してデータ転送が行
なわれ、外部データメモリ201へのダイレクトメモリア
クセスモード動作時においては、メインデータバス220
を介してのデータ転送が行なわれる。

第１図はこの発明の一実施例であるダイレクトメモリ
アクセス機能を備えるデジタルデータプロセサの概略構
成を示す図であり、第２図の構成と対応する部分には同
一の参照番号が付されている。第１図において、デジタ
ルデータプロセサ200は、必要なデータを格納するプロ
セサ200に内蔵される内部データメモリ100と、与えられ
たプログラムに従って内部データメモリ100とデータを
送受し所定の演算を行なうデータ演算部101と、与えら
れたプログラムに従って内部データメモリ100またはプ
ロセサ200外部に設けられた外部データメモリ201に対す
るアドレスを算出するアドレス演算部102と、ダイレク
トメモリアクセスモード時に、内部データメモリ100と
外部データメモリ201のアドレスを算出するとともに、
ダイレクトメモリアクセスモードでのデータ転送に必要
な制御を行なうダイレクトメモリアクセス制御装置103
と、デジタルデータプロセサ200と外部のアドレスバス2
22、ローカルデータバス221およびメインデータバス220
とインターフェイスを与える入出力インターフェイス回
路108と、デジタルデータプロセサの動作モードに応答
して、入出力インターフェイス回路108の接続経路をバ
スコントローラ109と、デジタルデータプロセサ200内の
各機能ブロックの動作を統括制御を行なうシーケンサ10
5とを含む。入出力インターフェイス回路108と内部デー
タメモリ100との間には、通常の与えられたプログラム
に従ったデータおよびアドレスの転送を行なうための内
部アドレスバス154および内部データバス155と、ダイレ
クトメモリアクセスモード時にデータおよびアドレスを
転送するための内部DMAデータバス153および内部DMAア
ドレスバス152（152a,152b）が設けられる。入出力イン
ターフェイス回路108はデータ入出力バス171およびアド
レス入出力バス172を介して外部と情報の授受を行な
う。

バスコントローラ109は、ダイレクトメモリアクセス
制御装置103およびシーケンサ105からの制御信号に応答
して入出力インターフェイス回路108の接続経路を切換
えるとともに、バス選択信号BUSARを信号線173を介して
出力し、バスアービタ210へ与える。

ダイレクトメモリアクセス制御装置103は、送信側お
よび受信側の特定情報を含むダイレクトメモリアクセス
要求信号DMARQおよびダイレクトメモリアクセス了解信
号DMACKを送受する。また、ダイレクトメモリアクセス
モード時においては、信号線120を介して内部データメ
モリ100の動作を制御するとともに、内部DMAアドレスバ
ス152aを介して内部データメモリ100に対するアドレス
を送出する。

第３図はこの発明の一実施例であるダイレクトメモリ
アクセス制御装置の構成の一例を示す図である。第３図
において、ダイレクトメモリアクセス制御装置103は、
ダイレクトメモリアクセス要求信号DMARQに含まれるソ
ース（送信側）情報およびデスティネーション（受信
側）を特定する情報を格納するとともに、１対１のプロ
セサ間のデータ転送モードであるか、１対複数のブロー
ドキャスト転送モードであるかを示す情報を格納するコ
ントロールレジスタ250と、データ転送了解信号DMACKに
含まれる受信側特定情報および受信側の状態情報を示す
信号を格納するステータスレジスタ251と、ダイレクト
メモリアクセスモードでのデータ転送時に転送ワード数
情報を発生する転送ワードカウンタ261と、ダイレクト
メモリアクセスモード時に内部メモリに対するアドレス
を発生する内部メモリ用アドレス発生器262と、ダイレ
クトメモリアクセスモード時に外部メモリに対するアド
レスを発生する外部メモリ用アドレス発生器263とし、
シーケンサ105からの信号線130を介した制御信号により
動作制御され、各機能ブロックの動作を制御する制御部
260とを含む。

第４図はダイレクトメモリアクセス要求信号DMARQを
発生するためのコントロールレジスタの構成を示す図で
ある。第４図においてコントロールレジスタは３個のデ
ータプロセサ200a〜200cに対応して７ビット幅を有す
る。第０ないし第２ビット送信先を指定するビットであ
り、第３ないし第５ビットは、送信元を指定するビット
であり、ローカルバスを要求するデジタルデータプロセ
サを特定するビットである。第６ビットは、ダイレクト
メモリアクセスモードのデータ転送モードが１対１のプ
ロセサ間のデータ転送であるか１対多のデータ転送であ
るかを示すビットである。第０ないし第２ビットはその
値が“1"になったときに対応のデジタルデータプロセサ
が受信先に指定されたことを示し、“0"の場合には、デ
ータ転送が要求されていないことを示している。第３ビ
ットないし第５ビットは、“1"の場合に、そのビット位
置が示すデジタルデータプロセサがローカルバス221の
利用を要求していることを示す。第６ビットは、“1"の
ときに１対１のプロセサ間転送モードを示し、“0"の場
合には、１対多のブロードキャストモードでのデータ転
送を行なうことを示す。すなわち、ダイレクトメモリア
クセス要求信号DMARQは、受信側を指定する情報を含む
とともに送信元を特定する情報をも含む。この第０ない
し第５ビットからなる６ビットのデータがダイレクトメ
モリアクセス制御装置より要求信号DMARQとして送出さ
れる。第６ビットの値は、ダイレクトメモリアクセス制
御装置103内の動作制御のため用いられる。

第５図はダイレクトメモリアクセス了解信号DMACKを
発生するためのステータスレジスタ251の構成を示す図
であり、６ビット幅を有している。第０ないし第２ビッ
トはそのビット位置が示すデジタルデータプロセサがダ
イレクトメモリアクセスモードでのデータ転送を了解し
たか否かを示すビットであり、第３ビットないし第５ビ
ットは、そのビット位置が示すデジタルデータプロセサ
のデータ送信中または受信中を示すビットである。した
がって、ダイレクトメモリアクセス了解信号DMACKに
は、受信側を特定する情報を含むとともに、送信側およ
び受信側の状態をも示す信号が含まれる。このダイレク
トメモリアクセス了解信号DMACKは信号線232上に送出さ
れる。

第６図はこの発明の一実施例であるダイレクトメモリ
アクセスモードを備えたデジタルデータプロセサからな
るマルチプロセサシステムにおけるプロセサ間データ転
送動作を示すフロー図である。以下、第１図ないし第６
図を参照してこの発明の一実施例におけるデータ転送動
作について説明する。

まず、デジタルデータプロセサ200aの内部データメモ
リ100（第１図参照，以下の説明では所属を明確にする
ため参照番号にa,b,cを付す。）からデジタルデータプ
ロセサ200bの内部データメモリへダイレクトメモリアク
セスモードでデータ転送を行なう場合の動作について説
明する。或る与えられたプログラムに従って、デジタル
データプロセサ200aからデジタルデータプロセサ200bへ
のデータ転送をする必要が生じた場合、第１のデジタル
データプロセサ200a内に含まれるシーケンサ105aからの
ダイレクトメモリアクセス指示信号に応答してダイレク
トメモリアクセス制御装置103aが起動する。このデジタ
ルデータプロセサ200a内のダイレクトメモリアクセス制
御装置103aは、制御部260aの制御の下にコントロールレ
ジスタ250aの各ビットを（1,0,0,1,0,1,0）とセット
し、下位６ビットをその要求信号DMARQとして出力端子R
eqより信号線232上へ送出する（第６図はステップS
1）。このコントロールレジスタ250a内の情報は、受信
側が第２のデジタルデータプロセサ200bであり、送信元
が第１のデジタルデータプロセサ200aであり、かつ転送
モードが１対１であることを示している。

第２のデジタルデータプロセサ200bは、そこに含まれ
るダイレクトメモリアクセス制御装置103b内にデジタル
データプロセサ200aからアクセス要求が与えられると、
シーケンサ105bによりその入出力インターフェイス回路
108b（第１図参照）が使用可能であるか否かを判断する
（第６図ステップS2）。デジタルデータプロセサ200b
は、入出力インターフェイス回路が使用可能であるなら
ば、そのシーケンサ105b（第１図参照）にダイレクトメ
モリアクセスモードでのデータ転送が外部インターフェ
イス回路108を占有することを知らせるとともに、その
ステータスレジスタ251bの第１ビット目を“1"にセット
する（第６図ステップS3）。このコントロールレジスタ
250およびステータスレジスタ251は、マルチプロセサシ
ステムを構成するすべてのデジタルデータプロセサ200a
〜200c（第２図参照）にすべて同一構成で設けられてい
る。したがって、第２のデジタルデータプロセサ200bが
そのステータスレジスタ251bの第１ビット目を“1"にセ
ットし、アクセス要求を送出すると、他のデジタルデー
タプロセサ200a,200c内のステータスレジスタ251a,251b
の対応のビットも“1"にセットされる。したがって、こ
のコントロールレジスタとステータスレジスタ内容を見
ることにより、すべてのデジタルデータプロセサは現在
のローカルデータバス221の使用状況を常に把握するこ
とが可能である。

次に実際のデータ転送動作に入る。まず第１のデジタ
ルデータプロセサ200aがこのコントロールレジスタ252a
の内容を（1001010）にセットし、ローカルデータバス2
21のバスマスタが第１のデジタルデータプロセサ200aで
あり、データ転送先が第２のデジタルデータプロセサ20
0bでありかつ１対１でデータ転送を行なうことを宣言す
る。第２のデジタルデータプロセサ200bは、このコント
ロールレジスタ250bの内容を見て、自己が指定されたこ
とを認識すると、外部入出力インターフェイス回路108b
の占有許可をシーケンサ105bに求める。占有許可がシー
ケンサ105bより得られると、第２のデジタルデータプロ
セサ200bは自己のステータスレジスタ251bに（000010）
をセットする。これにより、第２のデジタルデータプロ
セサ200bは自身がデータ転送を了解したことを宣言する
（第６図ステップS4）。

一方、データ送信元である第１のデジタルデータプロ
セサ200aは、既にシーケンサ105aからの指示により、ダ
イレクトメモリアクセスモードに入っており、その入出
力インターフェイス回路108aは、バスコントローラ109a
によりダイレクトメモリアクセスモードでの使用が可能
となっている。この第１のデジタルデータプロセサ200a
内においては、制御部260aの制御の下に、与えられたプ
ログラムに従って転送ワードカウンタ260aが起動され、
転送ワード数が設定されるとともに、たとえばカウンタ
で構成される内部メモリアドレス発生器262aが起動さ
れ、この内部メモリ用アドレス発生器262aからの内部ア
ドレスが内部メモリ100aへ与えられる。同時に制御部26
0aからは内部データメモリ100aの動作を制御するメモリ
コントロール信号が与えられており、内部データメモリ
100aからのデータが内部DMAデータバス153a、入出力イ
ンターフェイス回路108aを介して信号線171a上へ送出さ
れる。このとき、バスコントローラ109aは、ダイレクト
メモリアクセス制御装置103aおよびシーケンサ105aの制
御の下に、入出力インターフェイス回路108aをダイレク
トメモリアクセス動作用に、その内部DMAデータバス153
を選択してデータバス171上へ接続する。一方、同時
に、バスコントローラ109aは信号線173を介してバス選
択信号BUSARを送出し、バスアービタ210aを制御し、デ
ータバス171aをローカルデータバス221に接続する。こ
の第１のデジタルデータプロセサ200aからのローカルデ
ータバス221へのデータ送出動作は、第２のデジタルデ
ータプロセサ200bからのデータ転送了解信号DAMCKの第
１ビットの立上がりを検出した後に制御部260aの制御の
下に行なわれる。第１のデジタルデータプロセサ200a
は、データをローカルデータバス221上に送出した後、
このデータを出力したことを知らせる目的で、自己のス
テータスレジスタ251aの第３ビットを“1"にセットす
る。第２のデジタルデータプロセサ200bは、このステー
タスレジスタ251bに含まれる第３ビットが、応じて“1"
にセットする。第２のデジタルデータプロセサ200bは、
ステータスレジスタ251bの第３ビットが“1"にセットさ
れるのを検出すると、自己のバスアービタ210bにより選
択されたローカルデータバス221上のデータを入出力イ
ンターフェイス回路108を介して取込み、内部DMAデータ
バス153bを介して自己の内部データメモリ100bへ書込
む。このとき、第２のデジタルデータプロセサ200bにお
いては、自己のダイレクトメモリアクセス制御装置103b
の制御の下に、内部データメモリ100bが書込動作状態に
されており、書込先を指定する内部アドレスが内部DMA
アドレスバス152aを介して内部データメモリ100bへ与え
られている。第２のデジタルデータプロセサ100bは、ロ
ーカルデータバス221上のデータを内部データメモリ100
b内へ書込むと、データ書込完了を示すために、自己の
ステータスレジスタ251bの第４ビット目を“1"にセット
する。これにより、第２のデジタルデータプロセサ200b
におけるデータ書込完了が第１のデジタルデータプロセ
サ100aにおいて検出される。第１のデジタルデータプロ
セサ200aは、データをローカルデータバス221上に送出
した自己のステータスレジスタ251aの第３ビット目を
“1"にセットした後、そのステータスレジスタ250aの第
４ビット目が“1"にセットされるのを待つ。このステー
タスレジスタ251bの第４ビット目が“1"になると、自己
のステータスレジスタ251aのビジーフラグすなわち第３
ビットの目の値を“0"にリセットする。この第１のデジ
タルデータプロセサ200aにおけるステータスレジスタ25
1aの状態は第２のデジタルデータプロセサ内のステータ
スレジスタ251bにおいても検出されており、第２のデジ
タルデータプロセサ200bは、そのダイレクトメモリアク
セス制御装置103b内のステータスレジスタ251bの第３ビ
ット目が“0"に立下がるのを待って、その第４ビット目
が“0"にリセットされる。これにより１回のデータ転送
が完了したことが第１および第２のデータレジスタ200
a,200bにおいて検知されることになる。デジタルデータ
プロセサ200a内のダイレクトメモリアクセス制御装置10
3a内においては転送ワードカウンタ261aに設定されたワ
ード数だけ、上述の動作が繰返される（第６図ステップ
S7およびS8）。この送信元の転送ワードカウンタ261a内
の設定されたワード数だけデータ転送が行なわれると
（第６図ステップS9）、第１および第２のデジタルデー
タプロセサ200a,200bはそれぞれ自己のコントロールレ
ジスタ250a,250bおよびステータスレジスタ251a,251bを
初期化し、次のデータ転送に備える。（第６図ステップ
S10）。

なお、上述の動作説明において、ダイレクトメモリア
クセス動作でのデータ転送時には入出力インターフェイ
ス回路108から内部データメモリ100へはダイレクトメモ
リアクセス専用のDMAデータバス153を介してデータ転送
を行なうとして説明している。この構成においては、内
部データバスが２本存在し、かつ内部アドレスバスの２
本存在する構成となっているが、この構成は、内部デー
タメモリ100がテュアルポートを有する構成であれば容
易に実現することができ、このデュアルポート構成の場
合には、ダイレクトメモリアクセスモードでデータの転
送を行なっているのと並行して、同一のデジタルデータ
プロセサ内で予め与えられたプログラムに従って内部デ
ータメモリ100へアクセスし、データ処理を行なうこと
が可能となる。また、単に内部データバス153,155を動
作モードに従って切換えるマルチプレクサを設けておい
てもよく、同様にアドレス伝達用の内部アドレスバス15
2a,152bおよび154を同一のデータバスを用いて構成して
もよい。

なお上述の第１のデータプロセサ200a,200b間のデー
タ転送動作と並行して、第３のデジタルデータプロセサ
200cが外部データメモリ201へアクセスする必要が生じ
たとする。このとき、第３のデジタルデータプロセサ20
0c内のコントロールレジスタ200cおよびステータスレジ
スタ251cは、ともに、制御部260cが各レジスタ250c,251
cの内容を監視することにより、ローカルデータバス221
のみが占有されており、メインデータバス220が使用さ
れていないことが判明するため、第２のデジタルデータ
プロセサ200cは、そのダイレクトメモリアクセス制御装
置103cの制御の下に、メインデータバス220を介して外
部データメモリ201へアクセスすることが可能である。

また、第１のデジタルデータプロセサ200aと第２のデ
ジタルデータプロセサ200b間のダイレクトメモリアクセ
スモードでのデータ転送時においては、それぞれの内部
メモリ100a,100bに対するアドレスは、各々のダイレク
トメモリアクセス制御装置103a,103bに含まれる内部メ
モリ用アドレス発生器262a,262bより発生される。した
がって、２つのデジタルデータプロセサ間のデータ転送
時においてアドレスバス222は使用されていないため第
３のデジタルデータプロセサ200cが外部データメモリ20
1へアドレスバス222およびメインデータバス220を介し
てアクセスすることが可能である。

次に、第１のデジタルデータプロセサ200aの内部メモ
リ100aの内容を、第２および第３のデジタルデータプロ
セサ200b,200cの内部メモリ100bおよび100cへ転送する
場合の動作について説明する。

まず、第１のデジタルデータプロセサ200aは、シーケ
ンサ105aから１対多のプロセサ間データ通信を指示する
信号を受けると、その制御部260aの制御の下にコントロ
ールレジスタ250aの内容を（0001110）に設定する。こ
れにより、データ転送はブロードキャスト転送であり、
ローカルデータバス221の使用を要求しているソースが
第１のデジタルデータプロセサ200aであり、第２および
第３のデジタルデータプロセサ200b,200cが受信先とし
て指定されていることを知らせる。データの転送手順は
上述の１対１のデータ転送の場合と基本的には同様であ
る。したがってブロードキャスト転送モードの場合に
は、第１のデジタルデータプロセサ200aは、第２のデジ
タルデータプロセサ200bおよび第３のデジタルデータプ
ロセサ200cの状態を総合的に判断してデータの送出を行
なう。すなわち、第２および第３のデジタルデータプロ
セサがともにデータ転送了解信号を送出し、かつデジタ
ルデータプロセサ200b,200cがデジタルデータを書込ん
だことを示すビジーフラグがともに“1"にセットされた
場合に送信元のデータプロセサ200aは次のデータを出力
する。この場合、各デジタルデータプロセサにおいて
は、それぞれのバスコントローラ109a〜109cの制御の下
に、バスアービタ210a〜210cはローカルデータバス221
を選択し、それぞれの入出力インターフェイス回路108
へ接続している。この場合、たとえば第３図のデジタル
データプロセサ200cのダイレクトメモリアクセスによる
データ転送が何らかの理由で中断させられた場合、第３
のデジタルデータプロセサ200cのビジーフラグ（ステー
タスレジスタ251における第５ビット）が“1"にセット
されない。データ送信元である第１のデジタルデータプ
ロセサ200aは、このステータスレジスタの状態により、
第３のデジタルデータプロセサ200cがデータの取込みを
完了していないと判定し、次のデータ送信を停止する。
第３のデジタルデータプロセサ200cのビジーフラグ（ス
テータスレジスタ251の第５ビット）が“1"にセットさ
れたのを確認した後、第１のデジタルデータプロセサ20
0aは次のデータ送信を行なう。このとき、第２のデジタ
ルデータプロセサ200bも第３のデジタルデータプロセサ
200cのビジーフラグ（ステータスレジスタ251の第５ビ
ット）を監視しており、ローカルデータバス221上のデ
ータを内部メモリ100bに書込んで自己のビジーフラグ
（ステータスレジスタ251の第４ビット）をビジー状態
“1"にセットした後、待機状態に入り次のデータ転送を
待つ。この場合、送信側の第１のデジタルデータプロセ
サ200aでは転送モードが１対１であるかブロードキャス
ト転送モードであるかをそのコントロールレジスタ250
の第６ビットの値により制御部260aの監視により検出す
ることができる。一方、受信側のダイレクトメモリアク
セス制御装置103においては、ステータスレジスタ251お
よびコントロールレジスタ250の第０ないし第２ビット
の値を監視することにより、データ転送が１対１である
か１対多のブロードキャスト転送モードであるかを判定
することができる。このブロードキャスト転送モードを
備えることにより、一度に１つのデジタルデータプロセ
サから残りの複数のデジタルデータプロセサへデータを
同時に送出することができる。

なお上記実施例においては、ダイレクトメモリアクセ
ス動作時においては、各デジタルデータプロセサ内の内
部データメモリに対するアドレスは、それぞれのデジタ
ルデータプロセサ内のダイレクトメモリアクセス制御装
置が生成するものとして説明した。しかしながら、これ
に代えて、第７図に示すように、すべてのデジタルデー
タプロセサに接続される、ダイレクトメモリアクセスで
のデータ転送においてのみ用いられるデジタルデータプ
ロセサ間転送専用のアドレスバス（ローカルアドレスバ
ス）323を設けるように構成してもよい。この場合に
は、バスマスタ（すなわち、データ送信元）となったデ
ジタルデータプロセサ内のダイレクトメモリアクセス制
御装置内に含まれる外部メモリ用アドレス発生器263か
らアドレスが発生され、この送信元で発生された外部メ
モリアドレスがそれぞれのデジタルデータプロセサ内に
おける内部メモリデータメモリへの書込先を指定するア
ドレスとして用いられる。この構成とすることにより、
各デジタルデータプロセサ内にデータが書込まれる場
合、内部データメモリのアドレスを指定するためのアド
レス発生器を構成するカウンタの初期値をプログラムを
制御する必要がなく、容易にすべての内部データメモリ
内へ情報を所望の位置へ書込むことができ、プログラム
構成が簡略化される。

さらに上記実施例において、各デジタルデータプロセ
サのダイレクトアクセスモードでのデータ転送時の状態
を監視するためのコントロールレジスタおよびステータ
スレジスタをデジタルデータプロセサ内に内蔵する場合
を示したが、これに換えて、このコントロールレジスタ
およびステータスレジスタをデジタルデータプロセサ外
部に設けても上記実施例と同様の効果を得ることができ
る。この場合、コントロールレジスタおよびステータス
レジスタのみならず、１対１および１対多のデジタルデ
ータプロセサ間のデータ転送に実現に必要とされる制御
部260などの回路構成をもデジタルデータプロセサ外部
に設け、デジタルデータプロセサ内には、単に外部デー
タメモリと外部データメモリとの間のダイレクトメモリ
アクセスモードのみを制御する装置のみを設けるように
構成してもよい。この構成の場合、マルチプロセサシス
テムを構成するデジタルデータプロセサの数が多くなっ
た場合においても、デジタルデータプロセサからのダイ
レクトメモリアクセス要求信号および了解信号は自己に
関するデータのみを送出するだけでよく、他のデジタル
データプロセサの監視および動作制御は外部に設けられ
た制御装置により行なわれるため、それぞれのデジタル
データプロセサの入出力ピンの数を増加することなく容
易にマルチプロセサシステムを実現することができる。

さらに上記実施例においては、デジタルデータプロセ
サのデータ入出力ポートを１個と想定し、与えられたプ
ログラムに従った動作と複数のプロセサ間のデータ転送
と同一の入出力ポートを介して行なわれる構成について
説明した。しかしながら、これに代えて、第８図に示す
ように、複数のプロセサ間のデジタルデータ転送を行な
う入出力ポートと、内部データメモリと外部データメモ
リとの間のデータ転送を行なう入出力ポートとを別々に
設けるように構成してもよい。すなわち、第８に示す構
成において入出力インターフェイス回路400は、複数の
プロセサ間でのデータ入出力を行なうための第１の入出
力ポート401と、共通バス（メインデータバス）420を介
して外部メモリ201とデータの転送を行なう第２の入出
力ポート402と、転送モードに応じて入出力ポート401,4
02のいずれかを選択するポート選択回路403とを含む。
ポート選択回路403は、制御信号φ１に対応して、内部D
MAバス410を入出力ポート401および入出力ポート402の
いずれかへ接続するマルチプレクサ404と、第２の制御
信号φ２に応答して、プログラムバス（第１図に示す内
部バス154,155に対応）411と内部DMAバス410のいずれか
を入出力ポート402へ接続するマルチプレクサ405とを含
む。ここで、内部DMAバス410およびプログラムバス411
はともにデータバスおよびアドレスバスを含んでもよ
く、またデータバスのみであってもよい。同様にローカ
ルDMAバス421および共通バス420はデータバスおよびア
ドレスバスをともに含んでもよく、また単にデータバス
のみであってもよい。したがって、入出力ポート401,40
2はともにデータ入出力ポートおよびアドレス入出力ポ
ート両者を含んでもよく、またデータ入出力ポートのみ
を含んでもよい。

上述の構成において、複数のプロセサ間のダイレクト
メモリアクセスモードでのデータ転送時には制御信号φ
１の制御の下に、マルチプレクサ404は内部DMAバス410
を入出力ポート401へ接続する。このとき、第２のマル
チプレクサ405は制御信号φ２に応答して、プログラム
バス411を入出力ポート402へ接続する。内部データメモ
リ100と外部共有メモリ201とのダイレクトメモリアクセ
スモードでのデータ転送の場合には、制御信号φ１およ
びφ２の制御の下に内部DMAバス410が入出力ポート402
へ接続される。この制御信号φ１およびφ２は、このデ
ータ転送モードに応じて発生され、シーケンサ105およ
びダイレクトメモリアクセス制御装置103からの動作転
送指定モードに応答してバスコントローラ109からたと
えば発生される。したがってこの上述の構成において
は、第１の入出力ポート401を介して内部データメモリ1
00へアクセスが行なわれている場合、共通バス420は使
用されていないため、第２の入出力ポート402を介して
プログラムバス411を介して内部データメモリと外部デ
ータメモリとの間でデータ転送を行なうことができる。
このプログラムバス411を介してのデータ転送はシーケ
ンサの制御の下に行なわれる。また、内部データメモリ
と外部データメモリとの間のダイレクトメモリアクセス
モードでのデータ転送時には、マルチプレクサ404,405
の制御の機能により、内部DMAバス410が入出力ポート40
2へ接続される。この構成により、DMA（ダイレクトメモ
リアクセス）モードでの内部データメモリと外部データ
メモリとのデータ転送機能を損なうことなく、プロセサ
間のデータ転送をダイレクトメモリアクセスモードで行
なうとともにこれと並行してプログラムバス411を介し
て内部データメモリと外部データメモリとの間でデータ
転送を行なうことができる。したがって、より高速でデ
ータ転送およびデータ処理を行なうことが可能となり、
システムのスループットを改善することができる。

［発明の効果］ 以上のように、この発明によれば、デジタルデータプ
ロセサと外部データメモリとを接続する共通バスと、複
数のデジタルデータプロセサ間のデータ転送専用のロー
カルバスとを設けるとともに、各デジタルデータプロセ
サ対応に、それぞれの内部の処理装置の動作と並列にロ
ーカルバスを介してデータ転送を行なうように構成した
ので、低速の外部データメモリを介することなく複数の
デジタルデータプロセサ間でダイレクトメモリアクセス
モードでデータ転送を行なうことができ、高速でデータ
転送を行なうことが可能となり、システムのスループッ
トが改善される。また、複数のデジタルデータプロセサ
間のデータ転送専用のローカルバスを設けてこのバスを
介してプロセサ間データ転送を行なっているため、この
プロセサ間データ転送に関与していないデジタルデータ
プロセサは外部データメモリへこのプロセサ間データ転
送と並列してアクセスすることが可能となり、マルチプ
ロセサシステムにおけるデータ処理能力を改善すること
ができる。

さらに、プロセサ間データ転送時において転送モード
設定用のコントロールレジスタおよび各対応のデータプ
ロセサの状態確認用のステータスレジスタの内容を監視
し、この監視結果に従ってデータ転送を行なっているた
め、１対１および１対多のデータ転送モードでダイレク
トメモリアクセスモードデータ転送が可能となり、スル
ープットの高いマルチプロセサシステムを得ることがで
きる。

さらに、各デジタルデータプロセサにおいてローカル
バスにつながる入出力ポート外部メモリへアクセスする
ための入出力ポートとを別々に設けた場合、プロセサ間
のデータ転送と並行して同一のデジタルデータプロセサ
において外部メモリへのアクセスが可能となり、より高
速でデータ処理を行なうことが可能となり、スループッ
トの高いマルチプロセサシステムを得ることが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダイレクトメモリア
クセスモードでのプロセサ間データ転送が可能なデジタ
ルデータプロセサの概略構成を示す図である。第２図は
この発明の一実施例であるダイレクトメモリアクセスア
クセス機能を備えるデジタルデータプロセサを用いて構
成されるマルチプロセサシステムの構成の一例を示す図
である。第３図はこの発明の一実施例であるダイレクト
メモリアクセス機能を有するダイレクトメモリアクセス
制御装置の概略構成を示す図である。第４図はこの発明
の一実施例であるプロセサ間ダイレクトメモリアクセス
モードでのデータ転送をサポートするためのコントロー
ルレジスタの構成を示す図である。第５図はこの発明の
一実施例であるプロセサ間ダイレクトメモリアクセスモ
ードでのデータ転送をサポートするための、各デジタル
データプロセサの状態を監視するためのステータスレジ
スタの構成の一例を示す図である。第６図はこの発明の
一実施例であるプロセサ間ダイレクトメモリアクセスモ
ードでのデータ転送時における動作を示すフロー図であ
る。第７図はこの発明の他の実施例であるデジタルデー
タプロセサを用いたマルチプロセサシステムの構成を概
略的に示す図である。第８図はこの発明のさらに他の実
施例であるプロセサ間データ転送機能を備えるデジタル
データプロセサの入出力部の構成を示す図である。第９
図は従来のマルチプロセサシステムの構成を概略的に示
す図である。第10図は従来のダイレクトメモリアクセス
モードでのデータ転送機能を備えるデジタルデータプロ
セサの構成を概略的に示す図である。 図において、100は内部データメモリ、103はダイレクト
メモリアクセス制御装置、108は入出力インターフェイ
ス回路、109はバスコントローラ、154は内部アドレスバ
ス、155は内部データバス、152a,152bはダイレクトメモ
リアクセスモード時のアドレス転送用内部DMAアドレス
バス、153はダイレクトメモリアクセスモード時のデー
タを転送する内部DMAデータバス、200,200a,200b,200c,
300a,300b,300cはデジタルデータプロセサ、250はコン
トロールレジスタ、251はステータスレジスタ、260はダ
イレクトメモリアクセスモードデータ転送制御部、201
は外部データメモリ、220,420は外部データメモリと各
デジタルデータプロセサとを接続するデータバス、221
は複数のプロセサ間でのダイレクトメモリアクセスモー
ドでのデータ転送に用いられるローカルデータバス、22
2は外部データメモリ201と各デジタルデータプロセサと
を接続するアドレスバス、210a,210b,210cおよび310a,3
10b,310cはバスアービタ、231は、ダイレクトメモリア
クセスモードでのデータ転送了解信号伝達線、232はダ
イレクトメモリアクセスモードでのデータ転送要求信号
伝達線、400は入出力インターフェイス回路、401,402は
それぞれローカルバスおよびメインバス（共通バス）42
0に接続される入出力ポート、403はポート選択回路、40
4,405はポート選択用のマルチプレクサである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】各々が内部メモリと、前記内部メモリのデ
   ータに演算処理を施す演算処理手段とを有する複数のデ
   ジタルデータプロセサと、前記複数のデジタルデータプ
   ロセサに第１のバスを介して共通に接続される少なくと
   も１個の外部共有メモリを含むマルチプロセサシステム
   において、前記複数のデジタルデータプロセサの各々に
   対応して設けられるダイレクト・メモリ・アクセス制御
   装置であって、 データ送出時に、前記第１のバスと異なるコントロール
   バス上にダイレクト・メモリ・アクセスモードでのデー
   タ転送を要求するダイレクト・メモリ・アクセス要求信
   号を送出する手段と、 データ受信時に、前記コントロールバスを介して与えら
   れたダイレクト・メモリ・アクセス要求信号に応答し
   て、前記ダイレクト・メモリ・アクセスモードでのデー
   タ送信を了解するダイレクト・メモリ・アクセス了解信
   号を前記コントロールバス上に送出する手段、 与えられたダイレクト・メモリ・アクセス了解信号に応
   答して、自己が所属するデジタルデータプロセサ内に設
   けられた内部メモリへアクセスし、該内部メモリの情報
   を第２のバス上に読出す手段、および、 ダイレクト・メモリ・アクセス了解信号発生の後、自己
   が所属するデジタルデータプロセサ内の前記内部メモリ
   へアクセスし、前記第２のバス上に送出されているデー
   タを書込む手段を含み、 前記第２のバスは前記第１のバスおよび前記コントロー
   ルバスとは別に前記複数のデジタルデータプロセサに共
   通に設けられ、前記第２のバスを介して複数のデジタル
   データプロセサ間で直接データの転送が行なわれる、マ
   ルチプロセサシステムにおけるダイレクト・メモリ・ア
   クセス制御装置。
2. 【請求項２】前記ダイレクト・メモリ・アクセス制御装
   置は、前記複数のデジタルデータプロセサのうちの選択
   されたデジタルデータプロセサ間の直接データ転送を行
   なう第１の転送モードに加えて、前記内部メモリと前記
   外部共有メモリとの間で直接データ転送を行なう第２の
   転送モードを有し、 前記ダイレクト・メモリ・アクセス制御装置は、 転送モード指示信号発生手段と、 前記転送モード指示信号に応答して、自己が所属するプ
   ロセサ内の内部メモリを前記第１のバスおよび前記第２
   のバスのいずれかへ選択的に接続するアービタ手段を含
   む、請求項１記載のマルチプロセサシステムにおけるダ
   イレクト・メモリ・アクセス制御装置。