JPH0556657B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、過電圧保護技術さらには能動タイ
プの過電圧保護素子に適用して特に有効な技術に
関するもので、たとえば、バイポーラ型半導体集
積回路装置における静電破壊防止に利用して有効
な技術に関するものである。

〔背景技術〕

一般に、Ｃ−MOS型の半導体集積回路装置で
は、その内部回路を構成するMOS電界効果トラ
ンジスタのゲート絶縁が静電気などによつて破壊
されるのを防止するために、外部接続用の端子パ
ツドと内部回路との間に過電圧保護素子を挿入す
ることが行なわれている。

他方、バイポーラ型の半導体集積回路装置で
は、内部回路を構成する能動素子が電流駆動型素
子であるので、静電気などの高圧サージに対して
は概して強く、このため、過電圧保護素子の必要
性は低かつた。

ところが、最近のように、バイポーラ型の半導
体集積回路装置の集積度が上がつて素子の最小寸
法が小さくなつてくると、バイポーラ型と言えど
も、その内部回路を過電圧保護素子の保護する必
要性が大であることが本発明者の検討から明らか
となつた。

バイポーラ型半導体集積回路装置の集積度を高
めるために、その半導体基体に形成されるバイポ
ーラトランジスタの寸法を小さくして行くと、こ
れにともなつて、そのバイポーラトランジスタの
接合が浅くなつてくる。つまり、バイポーラトラ
ンジスタのベース領域やエミツタ領域を形成する
拡散層が薄くなつて、その接合が浅くなつてく
る。このように浅い接合を有するバイポーラトラ
ンジスタは、例えば静電気などによる高圧サージ
によつて、その浅い接合の部分が破壊されやすく
なる。従つて、半導体集積回路装置の集積度を上
げるようとすると、バイポーラ型と言えども、な
んらかの過電圧保護対策が必要であることがわか
つた。

バイポーラ型半導体集積回路装置に使用される
過電圧保護素子としては、例えば特公昭53−
21838号公報に記載されたものがある。同公報に
記載された過電圧保護素子は、第１図に示すよう
に、第１導電型領域としてのn^-型エピタキシヤ
ル層３と、このエピタキシヤル層３内に形成され
た第２導電型領域としてのｐ型ベース拡散層６０
と、さらにこのｐ型ベース拡散層６０内に形成さ
れた第１導電型領域としてのn⁺型エミツタ拡散
層７０とによつて構成されている。この３つの導
電型領域３，６０，７０の両側部には、２つの
npn型バイポーラトランジスタＱ１，Ｑ２が等価
的に形成される。さらに、このバイポーラトラン
ジスタＱ１，Ｑ２は、その一方のエミツタが外部
入力端子パツドPi側に、その他方のエミツタが被
保護回路１０側にそれぞれ接続され、これととも
に両エミツタ間に抵抗Riが接続されている。

上記２つのバイポーラトランジスタＱ１，Ｑ２
は、正常時には非導通状態を保つが、静電気など
による高圧サージが端子パツドPiから印加される
と、いずれか一方のバイポーラトランジスタＱ１
あるいはＱ２がインバース・トランジスタとなつ
て導通し、これによつて印加された高圧サージが
電源Vccの電位付近にバイパスされて内部回路１
０が保護される。

ところが、上述した従来の過電圧保護素子で
は、上記バイポーラトランジスタＱ１，Ｑ２の最
内側の第１導電型領域すなわちn⁺型エミツタ拡
散層７０が外部入力端子パツドPi側に接続される
構成となつている。このため、外部から印加され
る高圧サージは、その最内側のn⁺型エミツタ拡
散層７０に集中してしまう。従つて、印加される
高圧サージの規模が大きくなると、そのエミツタ
拡散層７０とベース拡散層６０との間の半導体接
合が上記高圧サージによつて破壊される恐れが生
じてくる。

以上のように、従来の過電圧保護素子は、その
耐久性の点において、まだ改善の余地が残つてい
た。

〔発明の目的〕

この発明の目的は、過電圧保護素子の耐久性を
高めて、規模の大きな高圧サージからも被保護回
路を確実に保護できるようにした技術を提供する
ものである。

この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。

すなわち、バイポーラトランジスタを形成する
３つの導電領域の中で、最も大きな導電領域に高
圧サージを導くようにすることにより、印加され
た高圧サージのエネルギーを分散させるように
し、これにより保護素子の耐久性を高めて確実な
保護動作が得られるようにする、という目的を達
成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照
しながら説明する。

なお、図面において同一符号は同一あるいは相
当部分を示す。

第２図はこの発明による過電圧保護素子の構造
を断面図と平面レイアウト図によつて示す。同図
において、ａはその断面状態を、ｂはその平面レ
イアウト状態をそれぞれ示す。

第２図ａ，ｂに示す過電圧保護素子は、バイポ
ーラトランジスタを用いて構成される能動タイプ
の過電圧保護素子であつて、バイポーラ型半導体
集積回路装置の内部回路１０と外部入力端子パツ
ドPiとの間に介在させられる。

半導体集積回路装置は、p^-Uシリコン半導体基
板１にn^-型エピタキシヤル層３を形成してなる
半導体基体を用い、バイポーラ素子による内部回
路１０がアイソ・プレナー法によつて形成されて
いる。エピタキシヤル層３の下には、各素子形成
領域ごとにn⁺型埋込層２が島状に形成されてい
る。また、厚い部分酸化膜５とp⁺型分離拡散層
４とによつて各素子形成領域の電気的な分離が行
なわれている。

過電圧保護素子は、この実施例では、２種類の
バイポーラトランジスタが使用され、これにより
正負いずれの極性の高圧サージに対しても動作す
るように構成されている。

ここで、先ず、上記バイポーラトランジスタの
一つとしてnpn型バイポーラトランジスタＱ２が
使用されている。このnpn型バイポーラトランジ
スタＱ２は垂直型構造に形成されている。すなわ
ち、第１導電型領域としてのn^-型エピタキシヤ
ル層３内に第２導電型領域としてのｐ型ベース拡
散層６３が形成され、さらにこのｐ型ベース拡散
層６３内に第１導電型領域としてのn⁺型エミツ
タ拡散層７が形成されている。そして、このバイ
ポーラトランジスタＱ２の最外側の第１導電型領
域すなわちここではコレクタ領域が外部入力端子
パツドPi側に接続されている。これにより、この
コレクタ領域から高圧サージが導入されるように
なつている。

さらに、上記npn型バイポーラトランジスタＱ
２においては、コレクタ領域をなすn^-型エピタ
キシヤル層３に高導電不純物濃度のn⁺型コレク
タ拡散層（CN⁺）８２が形成され、このn⁺型コ
レクタ拡散層８２からアルミニウム配線９によつ
て取出されたコレクタ電極が上記外部入力端子パ
ツドPiに接続されている。このコレクタ電極は、
抵抗Riを直列に介して内部回路１０の入力側に
も接続されている。バイポーラトランジスタＱ２
のベースとエミツタは共に電源の負側すなわちこ
こでは接地電位に接続されている。

今一つのバイポーラトランジスタＱ１として
は、pnp型バイポーラトランジスタＱ１が使用さ
れている。このpnp型バイポーラトランジスタＱ
２はラテラル型構造に形成されている。すなわ
ち、第１導電型領域としてのn^-型エピタキシヤ
ル層３を挟んで２つの第２導電型領域が横方向に
配設されている。２つの第２導電型領域はp⁺型
拡散層６１，６２であつて、その一方がコレクタ
領域として、またその他方がエミツタ領域として
機能する。そして、一方の第２導電型領域すなわ
ちコレクタ領域となるp⁺型拡散層６２が上記外
部入力端子パツドPi側に接続される。このとき、
そのコレクタ領域となるp⁺型拡散層６２の大き
さは、エミツタ領域となるp⁺型拡散層６１と同
じかそれよりも大きく形成される。この実施例で
は、両者がほぼ同じ大きさに形成されている。拡
散層６１，６２は互いに対向するように配置され
ており、レイアウト面積の縮小が図られている。
またこれにより寄生容量も小とできる。

さらに、上記pnp型バイポーラトランジスタＱ
１については、ベース領域をなすn^-型エピタキ
シヤル層３に高導電不純物濃度のn⁺型コレクタ
拡散層（CN⁺）８１が形成され、このn⁺型コレ
クタ拡散層８１からアルミニウム配線９によつて
ベース電極が取出されている。このベース電極
は、同じくアルミニウム配線９によつて取出され
たエミツタ電極と共に正の電源Vccに接続されて
いる。また、p⁺型拡散層６２からアルミニウム
配線９によつて取出されているコレクタ電極は、
抵抗Riを直列に介して内部回路１０の入力側に
も接続されている。

第３図は、第２図に示した過電圧保護素子の等
価回路を示す。

第３図に示す過電圧保護素子の回路は、先ず、
同図ａに示すように、pnp型バイポーラトランジ
スタＱ１とnpn型バイポーラトランジスタＱ２の
各コレクタ６２，３側が外部入力端子パツドPi側
にそれぞれ接続されている。これとともに、pnp
型バイポーラトランジスタＱ１のベースとエミツ
タが正の電源Vccに、npn型バイポーラトランジ
スタＱ２のベースとエミツタが接地電位にそれぞ
れ接続されている。このとき、入力端子パツド
Pinに正負いずれの高圧サージも印加されていな
い場合、各トランジスタＱ１，Ｑ２はそれぞれ、
そのベース・エミツタ間電圧がほぼ０（ゼロ）に
なることにより、いずれもOFF（非導通）状態を
維持する。これにより、入力端子パツドPiに与え
られた信号は、その２つのトランジスタＱ１，Ｑ
２に関係なく、内部回路１０の入力側まで正常に
導かれる。

ここで、同図ｂに示すように、上記入力端子パ
ツドPiに正の高圧サージ電源＋Vpが接続される
と、pnp型バイポーラトランジスタＱ１がインバ
ース・トランジスタとして動作するようになる。
すると、このpnp型バイポーラトランジスタＱ１
は、入力端子パツドPi側からベース電流の供給を
受けてON（導通）状態となる。これにより、入
力端子パツドPinに印加された正の高圧サージ
は、そのpnp型バイポーラトランジスタＱ１のコ
レクタ−エミツタを通つて電源Vcc側にバイパス
される。この結果、内部回路１０は、その入力側
電位が電源Vccの電圧付近にまでクランプされる
ことにより、上記高圧サージ電源＋Vpから確実
に保護されるようになる。

また、同図ｃに示すように、上記入力端子パツ
ドPiに負の高圧サージ電源−Vpが接続されると、
今度は、npn型バイポーラトランジスタＱ２がイ
ンバース・トランジスタとして動作するようにな
る。このnpn型バイポーラトランジスタＱ２は、
入力端子パツドPi側からベース電流の供給を受け
てON（導通）状態となる。これにより、入力端
子パツドPinに印加された負の高圧サージは、そ
のnpn型バイポーラトランジスタＱ２のコレクタ
−エミツタを通つて電源Vccの負側すなわちここ
では接地電位側にバイパスされる。この結果、内
部回路１０は、その入力側電位が接地電位付近に
までクランプされることにより、上記高圧サージ
電源−Vpから確実に保護されるようになる。

以上のようにして、正極性の高圧サージあるい
は負極性の高圧サージから内部回路１０を保護す
ることができるのであるが、ここで注目すべきこ
とは、上記高圧サージが、比較的大きな導電領域
をもつコレクタ領域に導かれてバイパスされるよ
うになつているということである。このように比
較的大きな導電領域に高圧サージを導くことによ
り、その高圧サージのエネルギーが分散され、こ
れにより保護素子を構成するバイポーラトランジ
スタにおけるエミツタとベース間の接合が破壊さ
れ難くなり、この結果、規模の大きな高圧サージ
に対しても破壊されることなく確実に保護動作を
行なうことができるようになる。

〔効果〕

(1) pnp型バイポーラトランジスタとnpn型バイ
ポーラトランジスタの各コレクタ側を外部端子
側にそれぞれ接続するとともに、pnp型バイポ
ーラトランジスタのベースとエミツタを電源の
正側に、npn型バイポーラトランジスタのベー
スとエミツタを電源の負側にそれぞれ接続し、
正の過電圧が印加されたときにpnp型バイポー
ラトランジスタを、負の過電圧が印加されたと
きにnpn型バイポーラトランジスタをそれぞれ
インバース・トランジスタとして導通動作させ
るようにしたことにより、正負いずれの極性の
高圧サージに対しても保護素子として動作する
ことができる、という効果が得られる。

(2) これとともに、高圧サージを比較的大きな導
電領域からなるコレクタ領域に導くことによつ
て、該高圧サージのエネルギーを分散させるこ
とができ、これにより、過電圧保護素子自身の
耐久性を高めて、規模の大きな高圧サージから
も被保護回路を確実に保護できる、という効果
が得られる。

〔利用分野〕

以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるバイ
ポーラ型半導体集積回路装置の過電圧保護素子に
適用した場合について説明したが、それに限定さ
れるものではなく、例えば、Ｃ−MOS型あるい
はバイポーラ／MOS混在型の半導体集積回路装
置の過電圧保護素子にも適用できる。

【図面の簡単な説明】

第１図は従来の過電圧保護素子の一例を示す
図、第２図ａ，ｂはこの発明による過電圧保護素
子の一実施例を示す断面図および平面レイアウト
図、第３図ａ〜ｃは第２図に示した過電圧保護素
子の等価回路を示す図である。 １……p^-型シリコン半導体基板、２……n⁺型
埋込層、３……第１導電型領域（n^-型エピタキ
シヤル層）、４……p⁺型分離拡散層、５……部分
酸化膜、６１，６２……第２導電型領域（p⁺型
拡散層）、６３……第２導電型領域（ｐ型ベース
拡散層）、７……第１導電型領域（n⁺型エミツタ
拡散層）、８１，８２……n⁺型コレクタ拡散層
（CN⁺）、９……アルミニウム配線、１０……被
保護回路（内部回路）、Ri……抵抗、Vcc……電
源（正）、Ｑ１……ラテラル型構造のpnp型バイ
ポーラトランジスタ、Ｑ２……垂直型構造のnpn
型バイポーラトランジスタ、Pi……入力端子パツ
ド、＋Vp……正の高圧サージ電源、−Vp……負の
高圧サージ電源。

Claims (1)

1. 【特許請求の範囲】 １ 過電圧印加時だけ導通して電圧クランプ動作
   を行なうバイポーラトランジスタを用いて構成さ
   れる能動タイプで、被保護回路を構成したバイポ
   ーラトランジスタの入力ベースを保護するための
   入力端子に接続される過電圧保護素子であつて、
   その保護素子用バイポーラトランジスタは、 Ｐ型半導体基板を有し、その基板主面にＮ型エ
   ピタキシヤル層を有し、そのＮ型エピタキシヤル
   層はその層主面から前記基板に到達した分離層に
   よつて分離された第１、第２の島領域を構成し、
   その第１、第２の島領域内にはそれぞれ前記基板
   に接する高濃度の第１、第２のＮ型埋込層を有
   し、前記第１の島領域をベース領域とするその主
   面には互いに離間してラテラルPNP構成として
   のエミツタ用Ｐ型領域及びコレクタ用Ｐ型領域、
   そして前記第１のＮ型埋込層に接する高濃度の第
   １のＮ型領域を有し、前記第２の島領域をコレク
   タとするその主面には垂直型NPN構成としての
   ベース用Ｐ型領域及びそのベース用Ｐ型領域内に
   エミツタ用Ｎ型領域そして前記第２のＮ型埋込層
   に接する高濃度の第２のＮ型領域を有し、前記高
   濃度の第１のＮ型領域と前記エミツタ用Ｐ型領域
   とが電気的に一つの正電源に接続され、前記エミ
   ツタ用Ｎ型領域と前記ベース用Ｐ型領域とが電気
   的に接地され、前記高濃度の第２のＮ型領域とコ
   レクタ用Ｐ型領域とが電気的に接続され、かつ前
   記入力端子に接続して構成されてなり、正の過電
   圧が印加されたときにPNP型バイポーラトラン
   ジスタを、負の過電圧が印加されたときにNPN
   型バイポーラトランジスタをそれぞれインバー
   ス・トランジスタとして導通動作させるようにし
   たことを特徴とする過電圧保護素子。 ２ 過電圧印加時だけ導通して電圧クランプ動作
   を行なうバイポーラトランジスタを用いて構成さ
   れる能動タイプで、被保護回路を構成したバイポ
   ーラトランジスタの入力ベースを保護するための
   入力端子に接続される過電圧保護素子であつて、
   その保護素子用バイポーラトランジスタは、 Ｐ型半導体基板を有し、その基板主面にＮ型エ
   ピタキシヤル層を有し、そのＮ型エピタキシヤル
   層はその層主面から前記基板に到達した分離層に
   よつて分離された第１、第２の島領域を構成し、
   その第１、第２の島領域内にはそれぞれ前記基板
   に接する高濃度の第１、第２のＮ型埋込層を有
   し、前記第１の島領域をベース領域とするその主
   面には互いに離間してラテラルPNP構成として
   のエミツタ用Ｐ型領域及びコレクタ用Ｐ型領域、
   そして前記第１のＮ型埋込層に接する高濃度の第
   １のＮ型領域を有し、前記第２の島領域をコレク
   タとするその主面には垂直型NPN構成としての
   ベース用Ｐ型領域及びそのベース用Ｐ型領域内に
   エミツタ用Ｎ型領域そして前記第２のＮ型埋込層
   に接する高濃度の第２のＮ型領域を有し、前記第
   １の島領域内には前記エミツタ用Ｐ型領域と前記
   高濃度の第１のＮ型領域との間に位置して前記第
   １のＮ型埋込層に到達しない厚い部分酸化膜を有
   し、前記第２の島領域内には前記ベース用Ｐ型領
   域と前記高濃度の第２のＮ型領域との間に位置し
   て前記第２のＮ型埋込層に到達しない厚い部分酸
   化膜を有し、前記高濃度の第１のＮ型領域と前記
   エミツタ用Ｐ型領域とが電気的に一つの正電源に
   接続され、前記エミツタ用Ｎ型領域と前記ベース
   用Ｐ型領域とが電気的に接地され、前記高濃度の
   第２のＮ型領域とコレクタ用Ｐ型領域とが電気的
   に接続され、かつ前記入力端子に接続して構成さ
   れてなり、正の過電圧が印加されたときにPNP
   型バイポーラトランジスタを、負の過電圧が印加
   されたときにNPN型バイポーラトランジスタを
   それぞれインバース・トランジスタとして導通動
   作させるようにしたことを特徴とする過電圧保護
   素子。