JPH0766956B2 - 半導体集積回路装置の静電破壊防止装置 - Google Patents
半導体集積回路装置の静電破壊防止装置Info
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- JPH0766956B2 JPH0766956B2 JP61196964A JP19696486A JPH0766956B2 JP H0766956 B2 JPH0766956 B2 JP H0766956B2 JP 61196964 A JP61196964 A JP 61196964A JP 19696486 A JP19696486 A JP 19696486A JP H0766956 B2 JPH0766956 B2 JP H0766956B2
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- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置の静電破壊防止装置の
構造に関するものである。
構造に関するものである。
第４図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、21は入力端子、22は入力NPNト
ランジスタ、23は前記入力NPNトランジスタ22の静電破
壊を防止するために設けられた電流制限用抵抗体、24は
静電破壊防止用ダイオードである。第５図は第４図に示
した静電破壊防止装置の構造を示す断面図で、図におい
て第４図と同一符号は一部分を示し、31はP-型半導体基
板、32,33はn+型分離領域、37,38はｐ型拡散領域、39,4
0はn+型拡散領域、41,42は誘電体領域である分離用酸化
物領域、V3EEは電源端子である。
の構成を示す回路図で、21は入力端子、22は入力NPNト
ランジスタ、23は前記入力NPNトランジスタ22の静電破
壊を防止するために設けられた電流制限用抵抗体、24は
静電破壊防止用ダイオードである。第５図は第４図に示
した静電破壊防止装置の構造を示す断面図で、図におい
て第４図と同一符号は一部分を示し、31はP-型半導体基
板、32,33はn+型分離領域、37,38はｐ型拡散領域、39,4
0はn+型拡散領域、41,42は誘電体領域である分離用酸化
物領域、V3EEは電源端子である。
以下、従来の静電破壊防止装置の動作について説明す
る。
る。
第４図において正のサージ電圧が入力端子21に加わった
場合、このサージ電流は電流制限用抵抗体23によって制
限されたのち、入力NPNトランジスタ22に流れ込む。こ
のとき入力NPNトランジスタ22は、ベース・エミッタ接
合、ベース・コレクタ接合が順方向にバイアスされるの
でサージ耐圧が高く、静電破壊より免れる。
場合、このサージ電流は電流制限用抵抗体23によって制
限されたのち、入力NPNトランジスタ22に流れ込む。こ
のとき入力NPNトランジスタ22は、ベース・エミッタ接
合、ベース・コレクタ接合が順方向にバイアスされるの
でサージ耐圧が高く、静電破壊より免れる。
一方、負のサージ電圧が入力端子21に印加された場合、
第５図のｐ型拡散領域37,n+型拡散領域39とから形成さ
れる静電破壊防止用ダイオード24により、電源端子VEE
から入力端子21へ放電される。
第５図のｐ型拡散領域37,n+型拡散領域39とから形成さ
れる静電破壊防止用ダイオード24により、電源端子VEE
から入力端子21へ放電される。
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路の高速化と
ともにその接合の深さが浅くなる傾向にあるため、静電
破壊防止用ダイオードが破壊されやすくなるという問題
点があった。
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路の高速化と
ともにその接合の深さが浅くなる傾向にあるため、静電
破壊防止用ダイオードが破壊されやすくなるという問題
点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、正負のサージ電圧に対する静電破壊耐量の
高い半導体集積回路装置の静電破壊防止装置を得ること
を目的とする。
れたもので、正負のサージ電圧に対する静電破壊耐量の
高い半導体集積回路装置の静電破壊防止装置を得ること
を目的とする。
この発明に係る半導体集積回路装置の静電破壊防止装置
は、Ｐ型半導体基板にバイポーラ型半導体集積回路装置
とともに形成され、当該バイポーラ型半導体集積回路装
置のサージ保護を行う静電破壊防止装置であって、上記
Ｐ型半導体基板の上部領域の所定部分に当該上部領域の
他の部分から電気的に分離されるよう形成された第１の
ｎ型領域と、上記第１のｎ型領域内に島状に形成された
Ｐ型領域と、上記第１のｎ型領域と上記半導体基板の下
部領域との境界部の一部を除く他の部分に埋め込み形成
された高不純物濃度からなる第２のｎ型領域と、上記第
１のｎ型領域内の上記Ｐ型領域の形成領域とは異なる領
域に、その最下部が上記第２のｎ型領域の一部に達する
ように形成された高不純物濃度からなる第３のｎ型領域
とを備え、上記Ｐ型領域の一端が、上記バイポーラ型半
導体集積回路装置の入力部を構成する入力トランジスタ
のベースに接続され、上記Ｐ型領域の他端及び上記高不
純物濃度領域からなる第２のｎ型領域が入力端子に共通
接続され、上記Ｐ型半導体基板の下部領域が電源の負側
に接続されていることを特徴とするものである。
は、Ｐ型半導体基板にバイポーラ型半導体集積回路装置
とともに形成され、当該バイポーラ型半導体集積回路装
置のサージ保護を行う静電破壊防止装置であって、上記
Ｐ型半導体基板の上部領域の所定部分に当該上部領域の
他の部分から電気的に分離されるよう形成された第１の
ｎ型領域と、上記第１のｎ型領域内に島状に形成された
Ｐ型領域と、上記第１のｎ型領域と上記半導体基板の下
部領域との境界部の一部を除く他の部分に埋め込み形成
された高不純物濃度からなる第２のｎ型領域と、上記第
１のｎ型領域内の上記Ｐ型領域の形成領域とは異なる領
域に、その最下部が上記第２のｎ型領域の一部に達する
ように形成された高不純物濃度からなる第３のｎ型領域
とを備え、上記Ｐ型領域の一端が、上記バイポーラ型半
導体集積回路装置の入力部を構成する入力トランジスタ
のベースに接続され、上記Ｐ型領域の他端及び上記高不
純物濃度領域からなる第２のｎ型領域が入力端子に共通
接続され、上記Ｐ型半導体基板の下部領域が電源の負側
に接続されていることを特徴とするものである。
この発明においては、上記構成としたから、上記Ｐ型領
域からなる電流制限用の抵抗体が正のサージ用の保護素
子となり、上記第2,第３のｎ型領域と上記Ｐ型半導体基
板の下部領域とからなるダイオード，及び上記Ｐ型領域
と上記第１のｎ型領域と上記Ｐ型半導体基板の下部領域
とからなる縦型構造のPNPトランジスタが負のサージ用
の保護素子となって、正及び負のサージに対する静電破
壊を防止することができ、特に、負のサージに対する保
護（負のサージ耐圧）については、負のサージ電流が、
上記ダイオードのカソードであるｎ型領域のみならず、
上記PNPトランジスタのコレクタ領域（Ｐ型領域）に分
流することにより，その電流密度が小さくなること，及
び上記縦型構造のPNPトランジスタの接合が、上記バイ
ポーラ型半導体集積回路装置を構成するNPNトランジス
タ、すなわち、上記Ｐ型半導体基板の上部領域に形成さ
れている上記第１のｎ型領域とは異なるｎ型領域内に作
成されたNPNトランジスタのそれよりも長くなって、そ
の接合破壊耐圧が高くなることから，より高い耐圧でも
って、静電破壊を防止することができる。
域からなる電流制限用の抵抗体が正のサージ用の保護素
子となり、上記第2,第３のｎ型領域と上記Ｐ型半導体基
板の下部領域とからなるダイオード，及び上記Ｐ型領域
と上記第１のｎ型領域と上記Ｐ型半導体基板の下部領域
とからなる縦型構造のPNPトランジスタが負のサージ用
の保護素子となって、正及び負のサージに対する静電破
壊を防止することができ、特に、負のサージに対する保
護（負のサージ耐圧）については、負のサージ電流が、
上記ダイオードのカソードであるｎ型領域のみならず、
上記PNPトランジスタのコレクタ領域（Ｐ型領域）に分
流することにより，その電流密度が小さくなること，及
び上記縦型構造のPNPトランジスタの接合が、上記バイ
ポーラ型半導体集積回路装置を構成するNPNトランジス
タ、すなわち、上記Ｐ型半導体基板の上部領域に形成さ
れている上記第１のｎ型領域とは異なるｎ型領域内に作
成されたNPNトランジスタのそれよりも長くなって、そ
の接合破壊耐圧が高くなることから，より高い耐圧でも
って、静電破壊を防止することができる。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図で、１はn-型半導体
基板、２は半導体埋込領域である高不純物濃度のn+型埋
込領域、3,4はP+型分離領域、５は低不純物濃度のn-型
半導体層、６は第２の半導体領域である高不純物濃度の
n+型拡散領域、７は第１の半導体領域であるＰ型拡散領
域、8,9は誘電体領域である分離用酸化物領域、11は入
力端子、VEEは電源端子である。
装置の一実施例の構成を示す断面図で、１はn-型半導体
基板、２は半導体埋込領域である高不純物濃度のn+型埋
込領域、3,4はP+型分離領域、５は低不純物濃度のn-型
半導体層、６は第２の半導体領域である高不純物濃度の
n+型拡散領域、７は第１の半導体領域であるＰ型拡散領
域、8,9は誘電体領域である分離用酸化物領域、11は入
力端子、VEEは電源端子である。
また第２図は第１図に示した静電破壊防止装置の等価回
路図で、図において第１図と同一符号は同一部分を示
し、12は静電破壊防止用ダイオード、13は静電破壊防止
用PNPトランジスタ、14は電流制限用抵抗体、15は入力N
PNトランジスタである。
路図で、図において第１図と同一符号は同一部分を示
し、12は静電破壊防止用ダイオード、13は静電破壊防止
用PNPトランジスタ、14は電流制限用抵抗体、15は入力N
PNトランジスタである。
第１図及び第２図から明らかなように、Ｐ型拡散領域７
は電流制限用抵抗体14となり、n+型拡散領域６とn+埋込
領域２とP-型半導体領域１とから静電破壊防止用ダイオ
ード12が形成され、P-型半導体基板１をエミッタ，n-型
半導体層５をベース,P型拡散領域７をコレクタとする静
電破壊防止用縦型PNPトランジスタ13が形成されてい
る。
は電流制限用抵抗体14となり、n+型拡散領域６とn+埋込
領域２とP-型半導体領域１とから静電破壊防止用ダイオ
ード12が形成され、P-型半導体基板１をエミッタ，n-型
半導体層５をベース,P型拡散領域７をコレクタとする静
電破壊防止用縦型PNPトランジスタ13が形成されてい
る。
以下、第２図を参照して動作について説明する。正のサ
ージ電圧が入力端子11に加わった場合、このサージ電流
は電流制限用抵抗体14によって制限された後、入力NPN
トランジスタ15に流れ込む。このとき入力NPNトランジ
スタ15はベース・エミッタ接合，ベース・コレクタ接合
が順方向にバイアスされるのでサージ耐圧が高く、静電
破壊より免れる。
ージ電圧が入力端子11に加わった場合、このサージ電流
は電流制限用抵抗体14によって制限された後、入力NPN
トランジスタ15に流れ込む。このとき入力NPNトランジ
スタ15はベース・エミッタ接合，ベース・コレクタ接合
が順方向にバイアスされるのでサージ耐圧が高く、静電
破壊より免れる。
一方、負のサージ電圧が入力端子11に加わった場合、静
電破壊防止用ダイオード12によって電源端子VEEから入
力端子11への放電が行われるとともに、静電破壊防止用
PNPトランジスタ13によっても電源端子VEEから入力端子
への放電が行われる。この放電によって、入力PNPトラ
ンジスタ15及び電流制限用抵抗体14に流れる電流が大幅
に減少するため、入力トランジスタ15は静電破壊から免
れる。
電破壊防止用ダイオード12によって電源端子VEEから入
力端子11への放電が行われるとともに、静電破壊防止用
PNPトランジスタ13によっても電源端子VEEから入力端子
への放電が行われる。この放電によって、入力PNPトラ
ンジスタ15及び電流制限用抵抗体14に流れる電流が大幅
に減少するため、入力トランジスタ15は静電破壊から免
れる。
また、第３図はこの発明の半導体集積回路装置の静電破
壊防止装置の他の実施例の構成を示す断面図で、第１図
および第２図と同一符号は同一部分を示し、10は8,9と
同じく誘電体領域である分離用酸化物領域である。この
実施例では誘電体領域８と10で囲われた領域に形成され
たn+型拡散領域６とn+型埋込領域２及びP-型半導体基板
１により静電破壊防止用ダイオードが構成され、誘電体
領域９と10で囲われた領域に形成されたＰ型拡散領域７
とn-型半導体層５及びP-型半導体基板１により静電破壊
防止用PNPトランジスタが構成されている。
壊防止装置の他の実施例の構成を示す断面図で、第１図
および第２図と同一符号は同一部分を示し、10は8,9と
同じく誘電体領域である分離用酸化物領域である。この
実施例では誘電体領域８と10で囲われた領域に形成され
たn+型拡散領域６とn+型埋込領域２及びP-型半導体基板
１により静電破壊防止用ダイオードが構成され、誘電体
領域９と10で囲われた領域に形成されたＰ型拡散領域７
とn-型半導体層５及びP-型半導体基板１により静電破壊
防止用PNPトランジスタが構成されている。
なお、上記実施例で示した各半導体の導電型は、それぞ
れ反対の導電型としてもよい。
れ反対の導電型としてもよい。
以上のように、この発明にかかる半導体集積回路装置の
静電破壊防止装置によれば、Ｐ型半導体基板にバイポー
ラ型半導体集積回路装置とともに形成され、当該バイポ
ーラ型半導体集積回路装置のサージ保護を行う静電破壊
防止装置であって、上記Ｐ型半導体基板の上部領域の所
定部分に当該上部領域の他の部分から電気的に分離され
るよう形成された第１のｎ型領域と、上記第１のｎ型領
域内に島状に形成されたＰ型領域と、上記第１のｎ型領
域と上記半導体基板の下部領域との境界部の一部を除く
他の部分に埋め込み形成された高不純物濃度からなる第
２のｎ型領域と、上記第１のｎ型領域内の上記Ｐ型領域
の形成領域とは異なる領域に、その最下部が上記第２の
ｎ型領域の一部に達するように形成された高不純物濃度
からなる第３のｎ型領域とを備え、上記Ｐ型領域の一端
を、上記バイポーラ型半導体集積回路装置の入力部を構
成する入力トランジスタのベースに接続し、上記Ｐ型領
域の他端及び上記高不純物濃度領域からなる第２のｎ型
領域を入力端子に共通接続し、上記Ｐ型半導体基板の下
部領域を電源の負側に接続したものとしたので、上記Ｐ
型領域からなる電流制限用の抵抗体が正のサージ用の保
護素子となり、上記第2,第３のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなるダイオード，及び上記Ｐ型
領域と上記第１のｎ型領域と上記Ｐ型半導体基板の下部
領域とからなる縦型構造のPNPトランジスタが負のサー
ジ用の保護素子となって、正及び負のサージに対する静
電破壊を防止することができ、しかも、負のサージに対
する保護（負のサージ耐圧）については、負のサージ電
流が、上記ダイオードのカソードであるｎ型領域のみな
らず、上記PNPトランジスタのコレクタ領域（Ｐ型領
域）に分流することにより、その電流密度が小さくなる
こと，及び上記縦型構造のPNPトランジスタの接合が、
上記バイポーラ型半導体集積回路装置を構成するNPNト
ランジスタ、すなわち、上記Ｐ型半導体基板の上部領域
に形成されている上記第１のｎ型領域とは異なるｎ型領
域内に作成されたNPNトランジスタのそれよりも長くな
って、その接合破壊耐圧が高くなることから、より高い
耐圧でもって、静電破壊を防止することができる効果が
ある。
静電破壊防止装置によれば、Ｐ型半導体基板にバイポー
ラ型半導体集積回路装置とともに形成され、当該バイポ
ーラ型半導体集積回路装置のサージ保護を行う静電破壊
防止装置であって、上記Ｐ型半導体基板の上部領域の所
定部分に当該上部領域の他の部分から電気的に分離され
るよう形成された第１のｎ型領域と、上記第１のｎ型領
域内に島状に形成されたＰ型領域と、上記第１のｎ型領
域と上記半導体基板の下部領域との境界部の一部を除く
他の部分に埋め込み形成された高不純物濃度からなる第
２のｎ型領域と、上記第１のｎ型領域内の上記Ｐ型領域
の形成領域とは異なる領域に、その最下部が上記第２の
ｎ型領域の一部に達するように形成された高不純物濃度
からなる第３のｎ型領域とを備え、上記Ｐ型領域の一端
を、上記バイポーラ型半導体集積回路装置の入力部を構
成する入力トランジスタのベースに接続し、上記Ｐ型領
域の他端及び上記高不純物濃度領域からなる第２のｎ型
領域を入力端子に共通接続し、上記Ｐ型半導体基板の下
部領域を電源の負側に接続したものとしたので、上記Ｐ
型領域からなる電流制限用の抵抗体が正のサージ用の保
護素子となり、上記第2,第３のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなるダイオード，及び上記Ｐ型
領域と上記第１のｎ型領域と上記Ｐ型半導体基板の下部
領域とからなる縦型構造のPNPトランジスタが負のサー
ジ用の保護素子となって、正及び負のサージに対する静
電破壊を防止することができ、しかも、負のサージに対
する保護（負のサージ耐圧）については、負のサージ電
流が、上記ダイオードのカソードであるｎ型領域のみな
らず、上記PNPトランジスタのコレクタ領域（Ｐ型領
域）に分流することにより、その電流密度が小さくなる
こと，及び上記縦型構造のPNPトランジスタの接合が、
上記バイポーラ型半導体集積回路装置を構成するNPNト
ランジスタ、すなわち、上記Ｐ型半導体基板の上部領域
に形成されている上記第１のｎ型領域とは異なるｎ型領
域内に作成されたNPNトランジスタのそれよりも長くな
って、その接合破壊耐圧が高くなることから、より高い
耐圧でもって、静電破壊を防止することができる効果が
ある。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、第３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成を示す回路
図、第５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はP-型半導体基板、２はn+型埋込領域、
3,4はP+分離領域、５はn-型半導体層、６はn+型拡散領
域、７はＰ型拡散領域、8,9,10は分離用酸化物領域、11
は入力端子、15は入力NPNトランジスタである。 なお図中同一符号は同一又は相当部分を示す。
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、第３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成を示す回路
図、第５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はP-型半導体基板、２はn+型埋込領域、
3,4はP+分離領域、５はn-型半導体層、６はn+型拡散領
域、７はＰ型拡散領域、8,9,10は分離用酸化物領域、11
は入力端子、15は入力NPNトランジスタである。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62 27/04
Claims (1)
- 【請求項１】Ｐ型半導体基板にバイポーラ型半導体集積
回路装置とともに形成され、当該バイポーラ型半導体集
積回路装置のサージ保護を行う静電破壊防止装置であっ
て、 上記Ｐ型半導体基板の上部領域の所定部分に当該上部領
域の他の部分から電気的に分離されるよう形成された第
１のｎ型領域と、 上記第１のｎ型領域内に島状に形成されたＰ型領域と、 上記第１のｎ型領域と上記半導体基板の下部領域との境
界部の一部を除く他の部分に埋め込み形成された高不純
物濃度からなる第２のｎ型領域と、 上記第１のｎ型領域内の上記Ｐ型領域の形成領域とは異
なる領域に、その最下部が上記第２のｎ型領域の一部に
達するように形成された高不純物濃度からなる第３のｎ
型領域とを備え、 上記Ｐ型領域の一端が、上記バイポーラ型半導体集積回
路装置の入力部を構成する入力トランジスタのベースに
接続され、 上記Ｐ型領域の他端，及び上記高不純物濃度領域からな
る第２のｎ型領域が入力端子に共通接続され、 上記Ｐ型半導体基板の下部領域が電源の負側に接続され
ていることを特徴とする半導体集積回路装置の静電破壊
防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196964A JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196964A JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6352469A JPS6352469A (ja) | 1988-03-05 |
| JPH0766956B2 true JPH0766956B2 (ja) | 1995-07-19 |
Family
ID=16366573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196964A Expired - Fee Related JPH0766956B2 (ja) | 1986-08-21 | 1986-08-21 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766956B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830630B2 (ja) * | 1992-07-23 | 1998-12-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR19980058496A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 정전기 방전 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1986
- 1986-08-21 JP JP61196964A patent/JPH0766956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6352469A (ja) | 1988-03-05 |
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