JPH05307165A - アクティブマトリクス表示パネル - Google Patents
アクティブマトリクス表示パネルInfo
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- JPH05307165A JPH05307165A JP11043792A JP11043792A JPH05307165A JP H05307165 A JPH05307165 A JP H05307165A JP 11043792 A JP11043792 A JP 11043792A JP 11043792 A JP11043792 A JP 11043792A JP H05307165 A JPH05307165 A JP H05307165A
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Abstract
(57)【要約】
【目的】 ビデオ信号線に寄生する電気的成分を等価に
し、表示特性および信頼性を向上可能なアクティブマト
リクス表示パネルを実現すること。 【構成】 アクティブマトリクス液晶表示パネルのソー
ス線駆動回路側において、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 と交差するソース側配線層Ｓa1，Ｓa2の所定部分の配
線幅を同等としてビデオ信号の経路における寄生容量の
大きさを同等にし、かつ、ソース側配線層Ｓa1，Ｓa2，
Ｓa3の配線長さに応じて、それらに配線幅の拡張部Ｓ11
および狭小部Ｓ22（電気的抵抗補正部）を設け、それら
に寄生する電気的抵抗の大きさも同等としてある。
し、表示特性および信頼性を向上可能なアクティブマト
リクス表示パネルを実現すること。 【構成】 アクティブマトリクス液晶表示パネルのソー
ス線駆動回路側において、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 と交差するソース側配線層Ｓa1，Ｓa2の所定部分の配
線幅を同等としてビデオ信号の経路における寄生容量の
大きさを同等にし、かつ、ソース側配線層Ｓa1，Ｓa2，
Ｓa3の配線長さに応じて、それらに配線幅の拡張部Ｓ11
および狭小部Ｓ22（電気的抵抗補正部）を設け、それら
に寄生する電気的抵抗の大きさも同等としてある。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルなどのア
クティブマトリクスパネルに関し、特に、そのビデオ信
号線周囲の配線構造に関する。
クティブマトリクスパネルに関し、特に、そのビデオ信
号線周囲の配線構造に関する。
【０００２】
【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、図４にブロック
図で示すように、透明基板１１の表面側に画素マトリク
ス２２，ソース線駆動回路１２およびゲート線駆動回路
２１が形成されている。ソース線駆動回路１２は、シフ
トレジスタ部１３，ＴＦＴ（薄膜トランジスタ）で構成
されたスイッチ回路Ｔ1，Ｔ2 ，Ｔ3 ・・・およびビデ
オ信号線Ｖ1 ，Ｖ2 ，Ｖ3 を有し、シフトレジスタ部１
３の側から各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に
は、シフトレジスタ部１３から出力されたビット信号
（駆動用信号）が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・
を介して入力可能になっている。このため、ビット信号
が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・を介して各スイ
ッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に入力されると、各ス
イッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・が高インピーダンス
状態から低インピーダンス状態に切り換わる。この切り
換えによって、ビデオ信号線Ｖ1，Ｖ2 ，Ｖ3 に供給さ
れていたビデオ信号はソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・・
にホールドされ、画素Ｐ1 ，Ｐ2 ・・・においては、ビ
デオ信号が液晶セル３０の液晶の配向状態を変化させて
画面を表示する。
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、図４にブロック
図で示すように、透明基板１１の表面側に画素マトリク
ス２２，ソース線駆動回路１２およびゲート線駆動回路
２１が形成されている。ソース線駆動回路１２は、シフ
トレジスタ部１３，ＴＦＴ（薄膜トランジスタ）で構成
されたスイッチ回路Ｔ1，Ｔ2 ，Ｔ3 ・・・およびビデ
オ信号線Ｖ1 ，Ｖ2 ，Ｖ3 を有し、シフトレジスタ部１
３の側から各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に
は、シフトレジスタ部１３から出力されたビット信号
（駆動用信号）が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・
を介して入力可能になっている。このため、ビット信号
が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・を介して各スイ
ッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に入力されると、各ス
イッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・が高インピーダンス
状態から低インピーダンス状態に切り換わる。この切り
換えによって、ビデオ信号線Ｖ1，Ｖ2 ，Ｖ3 に供給さ
れていたビデオ信号はソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・・
にホールドされ、画素Ｐ1 ，Ｐ2 ・・・においては、ビ
デオ信号が液晶セル３０の液晶の配向状態を変化させて
画面を表示する。
【０００３】このような構成のアクティブマトリクス液
晶表示パネルにおいては、ソース線駆動回路１２が画素
マトリクス２２と透明基板１１の外周縁との間に配置さ
れているため、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・およびソース側配
線層Ｓ1 ，Ｓ2 とが、図５に示すように、必然的に交差
することになる。すなわち、ビデオ信号線Ｖ1 に導電接
続するソース側配線層Ｓb1（Ｓ1 ）はビデオ信号線
Ｖ2 ，Ｖ3 と交差し、ビデオ信号線Ｖ1 に導電接続する
ソース側配線層Ｓb2（Ｓ2 ）はビデオ信号線Ｖ3 と交差
している。但し、ビデオ信号線Ｖ3 に導電接続するソー
ス側配線層Ｓb3（Ｓ3 ）はいずれのビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 とも交差していない。ここで、スイッチ回路
Ｔ1 ，Ｔ2 ，Ｔ3 はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側
方位置に一括して形成されているため、ソース側配線層
Ｓb1，Ｓb2，Ｓb3におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 との導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
との導電接続位置までの間の長さ寸法がそれぞれ異な
る。そして、この間の電気的抵抗が異なっていると、各
ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応する画素Ｐ1 ，Ｐ
2 ・・・における表示状態にばらつきが発生しやすい。
このため、各ソース側配線層Ｓb1，Ｓb2，Ｓb3の配線長
さに応じて、それらの幅寸法を変えて、いずれのソース
側配線層Ｓb1，Ｓb2，Ｓb3においても、その電気的抵抗
が同等になるように設定されている。すなわち、ソース
側配線層Ｓb1，Ｓb2，Ｓb3の順に配線長さが長いため、
その配線幅はソース側配線層Ｓb1，Ｓb2，Ｓb3の順に広
く設定されている。
晶表示パネルにおいては、ソース線駆動回路１２が画素
マトリクス２２と透明基板１１の外周縁との間に配置さ
れているため、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・およびソース側配
線層Ｓ1 ，Ｓ2 とが、図５に示すように、必然的に交差
することになる。すなわち、ビデオ信号線Ｖ1 に導電接
続するソース側配線層Ｓb1（Ｓ1 ）はビデオ信号線
Ｖ2 ，Ｖ3 と交差し、ビデオ信号線Ｖ1 に導電接続する
ソース側配線層Ｓb2（Ｓ2 ）はビデオ信号線Ｖ3 と交差
している。但し、ビデオ信号線Ｖ3 に導電接続するソー
ス側配線層Ｓb3（Ｓ3 ）はいずれのビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 とも交差していない。ここで、スイッチ回路
Ｔ1 ，Ｔ2 ，Ｔ3 はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側
方位置に一括して形成されているため、ソース側配線層
Ｓb1，Ｓb2，Ｓb3におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 との導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
との導電接続位置までの間の長さ寸法がそれぞれ異な
る。そして、この間の電気的抵抗が異なっていると、各
ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応する画素Ｐ1 ，Ｐ
2 ・・・における表示状態にばらつきが発生しやすい。
このため、各ソース側配線層Ｓb1，Ｓb2，Ｓb3の配線長
さに応じて、それらの幅寸法を変えて、いずれのソース
側配線層Ｓb1，Ｓb2，Ｓb3においても、その電気的抵抗
が同等になるように設定されている。すなわち、ソース
側配線層Ｓb1，Ｓb2，Ｓb3の順に配線長さが長いため、
その配線幅はソース側配線層Ｓb1，Ｓb2，Ｓb3の順に広
く設定されている。
【０００４】
【発明が解決しようとする課題】ここで、ビデオ信号線
Ｖ1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓb1，Ｓb2および駆
動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・との交差部の構造
は、図６に示すように、ソース側配線層Ｓb1，Ｓb2およ
び駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・は下層側に形成
され、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は上層側に形成さ
れて、それらの間には層間絶縁膜１４が存在している。
このため、交差部の配線層間には層間絶縁膜１４によっ
て寄生容量が存在する。ここで、駆動用信号線Ｇ1 ，Ｇ
2 ，Ｇ3 の幅はいずれも同等であるため、駆動用信号線
Ｇ1 ，Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1，Ｖ2 ，Ｖ3 と交
差部における寄生容量は、図７に示すように、いずれも
Ｃａで同等である。しかしながら、従来のアクテティブ
マトリクス液晶表示パネルにおいては、ソース側配線層
Ｓb1，Ｓb2，Ｓb3に順に配線幅が広く設定されているた
め、ソース側配線層Ｓb1とビデオ信号線Ｖ2 ，Ｖ3 との
交差部における寄生容量の大きさをＣｂ21、ビデオ信号
線Ｖ2 とソース側配線層Ｓb3との交差部における寄生容
量の大きさをＣｂ22とすると、Ｃｂ21＞Ｃｂ22である。
しかも、各配線に対する容量の寄生する状態が異なる。
従って、ビデオ信号線Ｖ1 とソース側配線層Ｓb1とが構
成する第１の経路には（３Ｃａ＋２Ｃｂ21）の容量が寄
生し、ビデオ信号線Ｖ2 とソース側配線層Ｓb2とが構成
する第２の経路には（３Ｃａ＋Ｃｂ21＋Ｃｂ22）の容量
が寄生し、ビデオ信号線Ｖ3 とソース側配線層Ｓb3とが
構成する第３の経路には（３Ｃａ＋Ｃｂ21＋Ｃｂ22）が
寄生している。従って、ビデオ信号線Ｖ1 とソース側配
線層Ｓb1とが構成する第１の経路には、他の経路に比し
て大きな寄生容量が存在する状態にある。それ故、従来
のアクテティブマトリクス液晶表示パネルにおいては、
ビデオ信号線Ｖ1 とソース側配線層Ｓb1とが構成する第
１の経路を伝わるビデオ信号の遅延が他の経路における
遅延に比較して大きく、これらの経路に対応する画素Ｐ
1 に３本おきの表示むらなどが発生する。また、ビデオ
信号線Ｖ1 とソース側配線層Ｓb1とが構成する第１の経
路に寄生する容量が大きいため、いずれかの配線に静電
気などによって異常電位が供給されると、第１の経路に
突入電流が集中して、ビデオ信号線Ｖ1 に欠陥が生じや
すいという問題点もある。
Ｖ1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓb1，Ｓb2および駆
動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・との交差部の構造
は、図６に示すように、ソース側配線層Ｓb1，Ｓb2およ
び駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・は下層側に形成
され、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は上層側に形成さ
れて、それらの間には層間絶縁膜１４が存在している。
このため、交差部の配線層間には層間絶縁膜１４によっ
て寄生容量が存在する。ここで、駆動用信号線Ｇ1 ，Ｇ
2 ，Ｇ3 の幅はいずれも同等であるため、駆動用信号線
Ｇ1 ，Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1，Ｖ2 ，Ｖ3 と交
差部における寄生容量は、図７に示すように、いずれも
Ｃａで同等である。しかしながら、従来のアクテティブ
マトリクス液晶表示パネルにおいては、ソース側配線層
Ｓb1，Ｓb2，Ｓb3に順に配線幅が広く設定されているた
め、ソース側配線層Ｓb1とビデオ信号線Ｖ2 ，Ｖ3 との
交差部における寄生容量の大きさをＣｂ21、ビデオ信号
線Ｖ2 とソース側配線層Ｓb3との交差部における寄生容
量の大きさをＣｂ22とすると、Ｃｂ21＞Ｃｂ22である。
しかも、各配線に対する容量の寄生する状態が異なる。
従って、ビデオ信号線Ｖ1 とソース側配線層Ｓb1とが構
成する第１の経路には（３Ｃａ＋２Ｃｂ21）の容量が寄
生し、ビデオ信号線Ｖ2 とソース側配線層Ｓb2とが構成
する第２の経路には（３Ｃａ＋Ｃｂ21＋Ｃｂ22）の容量
が寄生し、ビデオ信号線Ｖ3 とソース側配線層Ｓb3とが
構成する第３の経路には（３Ｃａ＋Ｃｂ21＋Ｃｂ22）が
寄生している。従って、ビデオ信号線Ｖ1 とソース側配
線層Ｓb1とが構成する第１の経路には、他の経路に比し
て大きな寄生容量が存在する状態にある。それ故、従来
のアクテティブマトリクス液晶表示パネルにおいては、
ビデオ信号線Ｖ1 とソース側配線層Ｓb1とが構成する第
１の経路を伝わるビデオ信号の遅延が他の経路における
遅延に比較して大きく、これらの経路に対応する画素Ｐ
1 に３本おきの表示むらなどが発生する。また、ビデオ
信号線Ｖ1 とソース側配線層Ｓb1とが構成する第１の経
路に寄生する容量が大きいため、いずれかの配線に静電
気などによって異常電位が供給されると、第１の経路に
突入電流が集中して、ビデオ信号線Ｖ1 に欠陥が生じや
すいという問題点もある。
【０００５】以上の問題点に鑑みて、本発明の課題は、
ビデオ信号線と交差する配線層の構造を最適化して、ビ
デオ信号線および配線に寄生する電気的成分を等価に
し、表示特性および信頼性を向上可能なアクティブマト
リクス表示パネルを実現することにある。
ビデオ信号線と交差する配線層の構造を最適化して、ビ
デオ信号線および配線に寄生する電気的成分を等価に
し、表示特性および信頼性を向上可能なアクティブマト
リクス表示パネルを実現することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、同一基板上の画素マ
トリクスの形成領域と基板の外周縁と間に形成されたソ
ース線駆動回路側において、画素マトリクスの形成領域
の外周側にその辺方向に向かって形成されてソース線駆
動回路のシフトレジスタ部の形成領域の側から順に画素
マトリクスの形成領域に向かって並列するｎ（但し、ｎ
は３以上の整数。）列のビデオ信号線と、これらのビデ
オ信号線毎に層間絶縁膜を介して導電接続し、そこから
画素マトリクス形成領域側に向かうｎ列のソース側配線
層と、これらの各ソース側配線層とこれらのソース側配
線層毎に対応する各ソース線との間に介挿され、シフト
レジスタ部側から出力された駆動用信号に基づいてソー
ス線配線層とソース線とが導電接続する状態および非導
電接続状態に動作がそれぞれ切り換えられるｎ個のスイ
ッチ部と、シフトレジスタ部側からスイッチ部に向けて
形成されてビデオ信号線に対して層間絶縁膜を介して交
差し、駆動用信号をスイッチ部毎に入力するｎ列の駆動
用信号線とを有するアクティブマトリクス表示パネルに
対して、これらの駆動用信号線とビデオ信号線との各交
差領域における配線の重なり面積をいずれも同等とし、
ソース側配線層とビデオ信号線との各交差領域における
配線の重なり面積をいずれも同等とし、かつ、ソース側
配線層には、そのビデオ信号線との導電接続位置からス
イッチ部との導電接続位置までの間の配線長さに対応し
てその幅寸法を調整し、その間の電気的抵抗を各ソース
側配線層同士で同等とすべき電気的抵抗補正部を設ける
ことである。すなわち、ソース側配線層とビデオ信号線
との各交差領域における配線の重なり面積をいずれも同
等にしつつ、各ソース側配線層におけるビデオ信号線と
の導電接続位置からスイッチ部との導電接続位置まで電
気的抵抗を同等する目的に、ソース側配線層に形成した
配線幅方向の拡張部または狭小部などの電気的抵抗補正
部によって電気的抵抗を調整することである。
に、本発明において講じた手段は、同一基板上の画素マ
トリクスの形成領域と基板の外周縁と間に形成されたソ
ース線駆動回路側において、画素マトリクスの形成領域
の外周側にその辺方向に向かって形成されてソース線駆
動回路のシフトレジスタ部の形成領域の側から順に画素
マトリクスの形成領域に向かって並列するｎ（但し、ｎ
は３以上の整数。）列のビデオ信号線と、これらのビデ
オ信号線毎に層間絶縁膜を介して導電接続し、そこから
画素マトリクス形成領域側に向かうｎ列のソース側配線
層と、これらの各ソース側配線層とこれらのソース側配
線層毎に対応する各ソース線との間に介挿され、シフト
レジスタ部側から出力された駆動用信号に基づいてソー
ス線配線層とソース線とが導電接続する状態および非導
電接続状態に動作がそれぞれ切り換えられるｎ個のスイ
ッチ部と、シフトレジスタ部側からスイッチ部に向けて
形成されてビデオ信号線に対して層間絶縁膜を介して交
差し、駆動用信号をスイッチ部毎に入力するｎ列の駆動
用信号線とを有するアクティブマトリクス表示パネルに
対して、これらの駆動用信号線とビデオ信号線との各交
差領域における配線の重なり面積をいずれも同等とし、
ソース側配線層とビデオ信号線との各交差領域における
配線の重なり面積をいずれも同等とし、かつ、ソース側
配線層には、そのビデオ信号線との導電接続位置からス
イッチ部との導電接続位置までの間の配線長さに対応し
てその幅寸法を調整し、その間の電気的抵抗を各ソース
側配線層同士で同等とすべき電気的抵抗補正部を設ける
ことである。すなわち、ソース側配線層とビデオ信号線
との各交差領域における配線の重なり面積をいずれも同
等にしつつ、各ソース側配線層におけるビデオ信号線と
の導電接続位置からスイッチ部との導電接続位置まで電
気的抵抗を同等する目的に、ソース側配線層に形成した
配線幅方向の拡張部または狭小部などの電気的抵抗補正
部によって電気的抵抗を調整することである。
【０００７】
【作用】上記手段を講じた本発明に係るアクティブマト
リクス表示パネルにおいて、画素マトリクスの形成領域
の外周側で並列するｎ列のビデオ信号線に対して、これ
らのビデオ信号線から画素マトリクス形成領域側のスイ
ッチ部に向かうｎ列のソース側配線層と、駆動用信号を
スイッチ部毎に入力するｎ列の駆動用信号線とが交差し
ているため、それらの交差部には容量が寄生する。ここ
で、ビデオ信号線と駆動用信号線との交差部における寄
生容量の大きさは同等であるが、ビデオ信号線とソース
側配線層との交差部における寄生容量を同等とする目的
に、ソース側配線層の配線幅を同等とすると、ソース側
配線層に寄生する電気的抵抗がソース側配線層毎に異な
ってしまう。そこで、本発明においては、ソース側配線
層とビデオ信号線との各交差領域におけるソース側配線
層の配線幅をいずれの交差部においても同等にすること
によって、ビデオ信号線とソース側配線層との交差部に
おける寄生容量を同等とする一方で、ソース側配線層に
形成した配線幅方向の拡張部または狭小部などの電気的
抵抗補正部によってその電気的抵抗を調整してある。こ
のため、ビデオ信号線とソース側配線層とによって構成
されるビデオ信号の経路に寄生する容量および抵抗をい
ずれの経路においても同等にすることができる。それ
故、各経路におけるビデオ信号の遅延に差がないので、
表示特性が向上する。また、配線に静電気などによって
異常電位が供給されても、特定の経路に突入電流が集中
することがないので、その信頼性が向上する。
リクス表示パネルにおいて、画素マトリクスの形成領域
の外周側で並列するｎ列のビデオ信号線に対して、これ
らのビデオ信号線から画素マトリクス形成領域側のスイ
ッチ部に向かうｎ列のソース側配線層と、駆動用信号を
スイッチ部毎に入力するｎ列の駆動用信号線とが交差し
ているため、それらの交差部には容量が寄生する。ここ
で、ビデオ信号線と駆動用信号線との交差部における寄
生容量の大きさは同等であるが、ビデオ信号線とソース
側配線層との交差部における寄生容量を同等とする目的
に、ソース側配線層の配線幅を同等とすると、ソース側
配線層に寄生する電気的抵抗がソース側配線層毎に異な
ってしまう。そこで、本発明においては、ソース側配線
層とビデオ信号線との各交差領域におけるソース側配線
層の配線幅をいずれの交差部においても同等にすること
によって、ビデオ信号線とソース側配線層との交差部に
おける寄生容量を同等とする一方で、ソース側配線層に
形成した配線幅方向の拡張部または狭小部などの電気的
抵抗補正部によってその電気的抵抗を調整してある。こ
のため、ビデオ信号線とソース側配線層とによって構成
されるビデオ信号の経路に寄生する容量および抵抗をい
ずれの経路においても同等にすることができる。それ
故、各経路におけるビデオ信号の遅延に差がないので、
表示特性が向上する。また、配線に静電気などによって
異常電位が供給されても、特定の経路に突入電流が集中
することがないので、その信頼性が向上する。
【０００８】
【実施例】つぎに、添付図面を参照して、本発明の一実
施例について説明する。
施例について説明する。
【０００９】図１は本発明の実施例に係るアクティブマ
トリクス液晶表示パネルのソース線駆動回路側における
ビデオ信号線の形成領域周囲の概略平面図である。ここ
で、本例のアクティブマトリクス液晶表示パネルの全体
構成は、図４に示すブロック図と概ね同様であるため、
その全体構成については、従来例と同様に、図４を参照
して説明する。また、本例のアクティブマトリクス液晶
表示パネルと従来のアクティブマトリクス液晶表示パネ
ルとは、その基本的が構成は略同様であるため、対応す
る部分には同符号を付して説明する。
トリクス液晶表示パネルのソース線駆動回路側における
ビデオ信号線の形成領域周囲の概略平面図である。ここ
で、本例のアクティブマトリクス液晶表示パネルの全体
構成は、図４に示すブロック図と概ね同様であるため、
その全体構成については、従来例と同様に、図４を参照
して説明する。また、本例のアクティブマトリクス液晶
表示パネルと従来のアクティブマトリクス液晶表示パネ
ルとは、その基本的が構成は略同様であるため、対応す
る部分には同符号を付して説明する。
【００１０】まず、本例のアクティブマトリクス液晶表
示パネルの特徴点であるソース線駆動回路側におけるビ
デオ信号線の形成領域周囲の構成を説明する前に、図４
を参照して、本例のアクティブマトリクス液晶表示パネ
ルの全体構成について説明しておく。この図において、
透明基板１１の表面側には、画素マトリクス２２，ソー
ス線駆動回路１２およびゲート線駆動回路２１が形成さ
れて、表示装置の小型化，高精細化および低コスト化が
図られている。ここで、ソース線駆動回路１２は、シフ
トレジスタ部１３，ＴＦＴ（薄膜トランジスタ）で構成
されたスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・およびビデ
オ信号線Ｖ1 ，Ｖ2 ，Ｖ3 を有し、シフトレジスタ部１
３の側から各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に
は、シフトレジスタ部１３から出力されたビット信号
（駆動用信号）が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・
を介して入力可能になっている。ここで、ソース線駆動
回路１２のシフトレジスタ部１３にクロック信号線３４
を介してクロック信号が入力されて、そこから出力され
たビット信号が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・を
介して各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に入力さ
れると、各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・が高イ
ンピーダンス状態から低インピーダンス状態に切り換わ
る。この切り換えによって、ビデオ信号線Ｖ1 ，Ｖ2 ，
Ｖ3 に供給されていたビデオ信号はソース側配線層
Ｓ1 ，Ｓ2 ，Ｓ3 ・・・および各スイッチ回路Ｔ1 ，Ｔ
2 ，Ｔ3 ・・・を介してソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・
・にホールドされ、ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・・と
ゲート線Ｙ1 ，Ｙ2 ，Ｙ3 ・・・との交点に形成された
複数の画素Ｐ1 ，Ｐ2 ・・・に出力される。これらの画
素Ｐ1 ，Ｐ2 ・・・おいては、ゲート信号に基づいて薄
膜トランジスタ（ＴＦＴ）２９が駆動されて、その動作
状態に対応して、ビデオ信号が液晶セル３０の液晶の配
向状態を変化させて画面を表示する。なお、ゲート線駆
動回路２１はシフトレジスタ部２０および必要に応じて
バッファ回路２３を有し、そこにはクロック信号線３７
からシフトレジスタ部２０にクロック信号を入力可能に
なっている。また、３５，３８はソース線駆動回路１２
およびゲート線駆動回路２１にスタート信号を入力する
スタート信号線である。
示パネルの特徴点であるソース線駆動回路側におけるビ
デオ信号線の形成領域周囲の構成を説明する前に、図４
を参照して、本例のアクティブマトリクス液晶表示パネ
ルの全体構成について説明しておく。この図において、
透明基板１１の表面側には、画素マトリクス２２，ソー
ス線駆動回路１２およびゲート線駆動回路２１が形成さ
れて、表示装置の小型化，高精細化および低コスト化が
図られている。ここで、ソース線駆動回路１２は、シフ
トレジスタ部１３，ＴＦＴ（薄膜トランジスタ）で構成
されたスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・およびビデ
オ信号線Ｖ1 ，Ｖ2 ，Ｖ3 を有し、シフトレジスタ部１
３の側から各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に
は、シフトレジスタ部１３から出力されたビット信号
（駆動用信号）が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・
を介して入力可能になっている。ここで、ソース線駆動
回路１２のシフトレジスタ部１３にクロック信号線３４
を介してクロック信号が入力されて、そこから出力され
たビット信号が駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・を
介して各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・に入力さ
れると、各スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・が高イ
ンピーダンス状態から低インピーダンス状態に切り換わ
る。この切り換えによって、ビデオ信号線Ｖ1 ，Ｖ2 ，
Ｖ3 に供給されていたビデオ信号はソース側配線層
Ｓ1 ，Ｓ2 ，Ｓ3 ・・・および各スイッチ回路Ｔ1 ，Ｔ
2 ，Ｔ3 ・・・を介してソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・
・にホールドされ、ソース線Ｘ1 ，Ｘ2 ，Ｘ3 ・・・と
ゲート線Ｙ1 ，Ｙ2 ，Ｙ3 ・・・との交点に形成された
複数の画素Ｐ1 ，Ｐ2 ・・・に出力される。これらの画
素Ｐ1 ，Ｐ2 ・・・おいては、ゲート信号に基づいて薄
膜トランジスタ（ＴＦＴ）２９が駆動されて、その動作
状態に対応して、ビデオ信号が液晶セル３０の液晶の配
向状態を変化させて画面を表示する。なお、ゲート線駆
動回路２１はシフトレジスタ部２０および必要に応じて
バッファ回路２３を有し、そこにはクロック信号線３７
からシフトレジスタ部２０にクロック信号を入力可能に
なっている。また、３５，３８はソース線駆動回路１２
およびゲート線駆動回路２１にスタート信号を入力する
スタート信号線である。
【００１１】このような構成のアクティブマトリクス液
晶表示パネルにおいては、ソース線駆動回路１２が画素
マトリクス２２と透明基板１１の外周縁との間に配置さ
れているため、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・およびビデオ信号
線Ｖ1 ，Ｖ2 に導電接続するソース側配線層Ｓ1 ，Ｓ2
とが、図１に示すように、必然的に交差することにな
る。すなわち、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は画素マ
トリクス２２の辺方向に向かって形成されて、シフトレ
ジスタ部１３の側から順に画素マトリクス２２に向かっ
て並列しており、そのうち、ビデオ信号線Ｖ1 に導電接
続するソース側配線層Ｓa1（Ｓ1 ）はビデオ信号線
Ｖ2 ，Ｖ3 と交差し、ビデオ信号線Ｖ1 に導電接続する
ソース側配線層Ｓa2（Ｓ2 ）はビデオ信号線Ｖ3 と交差
している。但し、ビデオ信号線Ｖ3 に導電接続するソー
ス側配線層Ｓa3（Ｓ3 ）はいずれのビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 とも交差していない。ここで、ビデオ信号線
Ｖ1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓa1，Ｓa2および駆
動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・との交差部の構造
は、図１のIV−IV′線における断面を図２に示すよう
に、ソース側配線層Ｓa1，Ｓa2および駆動用信号線
Ｇ1 ，Ｇ2 ，Ｇ3 ・・・は下層側に不純物ドープ型の多
結晶シリコンで形成され、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 は上層側にアルミニウム層で形成されて、それらの間
には層間絶縁膜１４が存在している。このため、交差部
の配線層間には層間絶縁膜１４によって寄生容量が存在
するが、駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 の幅はいずれも
同等であるため、図３（ａ）の等価回路に示すように、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 と交差部における寄生容量はいずれもＣａで同
等である。
晶表示パネルにおいては、ソース線駆動回路１２が画素
マトリクス２２と透明基板１１の外周縁との間に配置さ
れているため、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・およびビデオ信号
線Ｖ1 ，Ｖ2 に導電接続するソース側配線層Ｓ1 ，Ｓ2
とが、図１に示すように、必然的に交差することにな
る。すなわち、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 は画素マ
トリクス２２の辺方向に向かって形成されて、シフトレ
ジスタ部１３の側から順に画素マトリクス２２に向かっ
て並列しており、そのうち、ビデオ信号線Ｖ1 に導電接
続するソース側配線層Ｓa1（Ｓ1 ）はビデオ信号線
Ｖ2 ，Ｖ3 と交差し、ビデオ信号線Ｖ1 に導電接続する
ソース側配線層Ｓa2（Ｓ2 ）はビデオ信号線Ｖ3 と交差
している。但し、ビデオ信号線Ｖ3 に導電接続するソー
ス側配線層Ｓa3（Ｓ3 ）はいずれのビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 とも交差していない。ここで、ビデオ信号線
Ｖ1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓa1，Ｓa2および駆
動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 ・・・との交差部の構造
は、図１のIV−IV′線における断面を図２に示すよう
に、ソース側配線層Ｓa1，Ｓa2および駆動用信号線
Ｇ1 ，Ｇ2 ，Ｇ3 ・・・は下層側に不純物ドープ型の多
結晶シリコンで形成され、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 は上層側にアルミニウム層で形成されて、それらの間
には層間絶縁膜１４が存在している。このため、交差部
の配線層間には層間絶縁膜１４によって寄生容量が存在
するが、駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 の幅はいずれも
同等であるため、図３（ａ）の等価回路に示すように、
駆動用信号線Ｇ1 ，Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 と交差部における寄生容量はいずれもＣａで同
等である。
【００１２】ここで、ソース側配線層Ｓa1とビデオ信号
線Ｖ2 ，Ｖ3 との交差部における寄生容量の大きさと、
ビデオ信号線Ｖ2 とソース側配線層Ｓa3との交差部にお
ける寄生容量の大きさとが異なっていると、ビデオ信号
線Ｖ1 とソース側配線層Ｓa1とが構成する第１の経路に
寄生する容量の大きさ、ビデオ信号線Ｖ2 とソース側配
線層Ｓa2とが構成する第２の経路に寄生する容量の大き
さ、ビデオ信号線Ｖ3とソース側配線層Ｓa3とが構成す
る第３の経路に寄生する容量の大きさが異なってしま
い、各経路を伝わるビデオ信号に遅延の差が生じ、画面
に３本おきの表示むらなどが生じる。また、異常電位が
発生した場合には、寄生容量の大きな特定の経路に突入
電流が集中してしまう。一方、スイッチ回路Ｔ1 ，
Ｔ2 ，Ｔ3 ・・・はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側
方位置に一括して形成されているため、ソース側配線層
Ｓa1，Ｓa2，Ｓa3におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 との導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
・・・との導電接続位置までの間の長さ寸法がそれぞれ
異なる。ここで、その間の電気的抵抗が異なっている
と、各ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応する画素Ｐ
1 ，Ｐ2 ・・・における表示状態にばらつきが発生しや
すい。
線Ｖ2 ，Ｖ3 との交差部における寄生容量の大きさと、
ビデオ信号線Ｖ2 とソース側配線層Ｓa3との交差部にお
ける寄生容量の大きさとが異なっていると、ビデオ信号
線Ｖ1 とソース側配線層Ｓa1とが構成する第１の経路に
寄生する容量の大きさ、ビデオ信号線Ｖ2 とソース側配
線層Ｓa2とが構成する第２の経路に寄生する容量の大き
さ、ビデオ信号線Ｖ3とソース側配線層Ｓa3とが構成す
る第３の経路に寄生する容量の大きさが異なってしま
い、各経路を伝わるビデオ信号に遅延の差が生じ、画面
に３本おきの表示むらなどが生じる。また、異常電位が
発生した場合には、寄生容量の大きな特定の経路に突入
電流が集中してしまう。一方、スイッチ回路Ｔ1 ，
Ｔ2 ，Ｔ3 ・・・はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側
方位置に一括して形成されているため、ソース側配線層
Ｓa1，Ｓa2，Ｓa3におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ
3 との導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
・・・との導電接続位置までの間の長さ寸法がそれぞれ
異なる。ここで、その間の電気的抵抗が異なっている
と、各ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 に対応する画素Ｐ
1 ，Ｐ2 ・・・における表示状態にばらつきが発生しや
すい。
【００１３】そこで、本例のアクティブマトリクス液晶
表示パネルにおいては、各経路に寄生する容量および抵
抗のいずれをも各経路間で等価する目的に、図１に示す
ように、ソース側配線層Ｓa1，Ｓa2，とビデオ信号線Ｖ
1 ，Ｖ2 ，Ｖ3 との各交差領域における配線の重なり面
積をいずれも同等にしつつ、ソース側配線層Ｓa1，
Ｓa2，Ｓa3に、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との
導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・
との導電接続位置までの間の長さ寸法に対応してその幅
寸法を調整してその間の電気的抵抗を各ソース側配線層
Ｓa1，Ｓa2，Ｓa3同士で同等とすべき拡張部Ｓ11および
狭小部Ｓ22（電気的抵抗補正部）を形成してある。すな
わち、本例のアクティブマトリクス液晶表示パネルにお
いては、各ソース側配線層Ｓa1，Ｓa2，Ｓa3は、いずれ
も、配線幅がＬ1 と広い拡張部Ｓ11と、配線幅がＬ2 と
狭い狭小部Ｓ22とで構成され、ソース側配線層Ｓa1，Ｓ
a2は、いずれも狭小部Ｓ11でビデオ信号線Ｖ2 ，Ｖ3 と
交差している。このため、いずれの交差部における配線
の重なり面積も同等になっている。従って、図３（ａ）
に示すように、ソース側配線層Ｓa1とビデオ信号線
Ｖ2 ，Ｖ3 との交差部における寄生容量，ビデオ信号線
Ｖ2 とソース側配線層Ｓa3との交差部における寄生容量
は、いずれの同等であって、その大きさをＣｂで表すこ
とができる。なお、前述のとおり、駆動用信号線Ｇ1 ，
Ｇ2 ，Ｇ3 の幅は一定であるため、駆動用信号線Ｇ1 ，
Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と交差部に
おける寄生容量の大きさはいずれもＣａで表してある。
この図に示すとおり、いずれの交差部にも、寄生容量Ｃ
ａ，Ｃｂが寄生しているが、ビデオ信号線Ｖ1 とソース
側配線層Ｓa1とが構成する第１の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）、ビデオ信号線Ｖ2 とソース
側配線層Ｓa2とが構成する第２の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）、ビデオ信号線Ｖ3 とソース
側配線層Ｓa3とが構成する第３の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）であり、いずれの経路におい
ても、同等の大きさの寄生容量が寄生している。なお、
上記の寄生容量の等価構造については、ソース側配線層
Ｓa1，Ｓa2，Ｓa3に限らず、本例のアクティブマトリク
ス液晶表示パネルに形成されたいずれのソース側配線層
Ｓa1，Ｓa2，Ｓa3・・・にも採用されている。
表示パネルにおいては、各経路に寄生する容量および抵
抗のいずれをも各経路間で等価する目的に、図１に示す
ように、ソース側配線層Ｓa1，Ｓa2，とビデオ信号線Ｖ
1 ，Ｖ2 ，Ｖ3 との各交差領域における配線の重なり面
積をいずれも同等にしつつ、ソース側配線層Ｓa1，
Ｓa2，Ｓa3に、そのビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との
導電接続位置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・
との導電接続位置までの間の長さ寸法に対応してその幅
寸法を調整してその間の電気的抵抗を各ソース側配線層
Ｓa1，Ｓa2，Ｓa3同士で同等とすべき拡張部Ｓ11および
狭小部Ｓ22（電気的抵抗補正部）を形成してある。すな
わち、本例のアクティブマトリクス液晶表示パネルにお
いては、各ソース側配線層Ｓa1，Ｓa2，Ｓa3は、いずれ
も、配線幅がＬ1 と広い拡張部Ｓ11と、配線幅がＬ2 と
狭い狭小部Ｓ22とで構成され、ソース側配線層Ｓa1，Ｓ
a2は、いずれも狭小部Ｓ11でビデオ信号線Ｖ2 ，Ｖ3 と
交差している。このため、いずれの交差部における配線
の重なり面積も同等になっている。従って、図３（ａ）
に示すように、ソース側配線層Ｓa1とビデオ信号線
Ｖ2 ，Ｖ3 との交差部における寄生容量，ビデオ信号線
Ｖ2 とソース側配線層Ｓa3との交差部における寄生容量
は、いずれの同等であって、その大きさをＣｂで表すこ
とができる。なお、前述のとおり、駆動用信号線Ｇ1 ，
Ｇ2 ，Ｇ3 の幅は一定であるため、駆動用信号線Ｇ1 ，
Ｇ2 ，Ｇ3 とビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 と交差部に
おける寄生容量の大きさはいずれもＣａで表してある。
この図に示すとおり、いずれの交差部にも、寄生容量Ｃ
ａ，Ｃｂが寄生しているが、ビデオ信号線Ｖ1 とソース
側配線層Ｓa1とが構成する第１の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）、ビデオ信号線Ｖ2 とソース
側配線層Ｓa2とが構成する第２の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）、ビデオ信号線Ｖ3 とソース
側配線層Ｓa3とが構成する第３の経路に寄生する容量の
総和は（３Ｃａ＋２Ｃｂ）であり、いずれの経路におい
ても、同等の大きさの寄生容量が寄生している。なお、
上記の寄生容量の等価構造については、ソース側配線層
Ｓa1，Ｓa2，Ｓa3に限らず、本例のアクティブマトリク
ス液晶表示パネルに形成されたいずれのソース側配線層
Ｓa1，Ｓa2，Ｓa3・・・にも採用されている。
【００１４】さらに、本例のアクティブマトリクス液晶
表示パネルにおいては、スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側方位置に一括して
形成されているため、ソース側配線層Ｓa1，Ｓa2，Ｓa3
におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との導電接続位
置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・との導電接
続位置までの間の長さ寸法がそれぞれ異なるが、その間
の電気的抵抗を、各ソース側配線層Ｓa1，Ｓa2，Ｓa3に
形成された拡張部Ｓ11と狭小部Ｓ22とで調整してある。
すなわち、ビデオ信号線Ｖ1 との導電接続位置からスイ
ッチ回路Ｔ1 との導電接続位置までの配線長さが長いソ
ース側配線層Ｓa1においては、その拡張部Ｓ11が占める
比率が大きく設定されている。これに対して、ビデオ信
号線Ｖ3との導電接続位置からスイッチ回路Ｔ3 との導
電接続位置までの配線長さが短いソース側配線層Ｓa3に
おいては、その狭小部Ｓ22が占める比率が大きく設定さ
れている。ここで、ソース側配線層Ｓa1，Ｓa2，Ｓa3は
不純物ドープ型の多結晶シリコンで形成されているた
め、アルミニウム層で形成されたビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 に比して比抵抗が大きいので、ソース側配線層
Ｓa1，Ｓa2，Ｓa3の抵抗を調整すれば、ビデオ信号線Ｖ
1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓa1，Ｓa2，Ｓa3で構
成されるビデオ信号の経路の電気的抵抗が調整されたこ
とになる。このため、図３（ｂ）にその等価回路を示す
ように、いずれのソース側配線層Ｓa1，Ｓa2，Ｓa3にお
いても、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との導電接続位
置からスイッチ回路Ｔ1 Ｔ1 ，Ｔ2 ，Ｔ3 との導電接続
位置までの配線長さに応じて、拡張部Ｓ11および狭小部
Ｓ22が占める比率が設定されて、その間に電気的抵抗の
大きさがいずれもＲで同等になっている。なお、上記の
寄生抵抗の等価構造については、ソース側配線層Ｓa1，
Ｓa2，Ｓa3に限らず、本例のアクティブマトリクス液晶
表示パネルに形成されたいずれのソース側配線層Ｓa1，
Ｓa2，Ｓa3・・・にも採用されている。
表示パネルにおいては、スイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3
はビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 の側方位置に一括して
形成されているため、ソース側配線層Ｓa1，Ｓa2，Ｓa3
におけるビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との導電接続位
置からスイッチ回路Ｔ1 ，Ｔ2 ，Ｔ3 ・・・との導電接
続位置までの間の長さ寸法がそれぞれ異なるが、その間
の電気的抵抗を、各ソース側配線層Ｓa1，Ｓa2，Ｓa3に
形成された拡張部Ｓ11と狭小部Ｓ22とで調整してある。
すなわち、ビデオ信号線Ｖ1 との導電接続位置からスイ
ッチ回路Ｔ1 との導電接続位置までの配線長さが長いソ
ース側配線層Ｓa1においては、その拡張部Ｓ11が占める
比率が大きく設定されている。これに対して、ビデオ信
号線Ｖ3との導電接続位置からスイッチ回路Ｔ3 との導
電接続位置までの配線長さが短いソース側配線層Ｓa3に
おいては、その狭小部Ｓ22が占める比率が大きく設定さ
れている。ここで、ソース側配線層Ｓa1，Ｓa2，Ｓa3は
不純物ドープ型の多結晶シリコンで形成されているた
め、アルミニウム層で形成されたビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 に比して比抵抗が大きいので、ソース側配線層
Ｓa1，Ｓa2，Ｓa3の抵抗を調整すれば、ビデオ信号線Ｖ
1 ，Ｖ2 ，Ｖ3 とソース側配線層Ｓa1，Ｓa2，Ｓa3で構
成されるビデオ信号の経路の電気的抵抗が調整されたこ
とになる。このため、図３（ｂ）にその等価回路を示す
ように、いずれのソース側配線層Ｓa1，Ｓa2，Ｓa3にお
いても、ビデオ信号線Ｖ1 ，Ｖ2 ，Ｖ3 との導電接続位
置からスイッチ回路Ｔ1 Ｔ1 ，Ｔ2 ，Ｔ3 との導電接続
位置までの配線長さに応じて、拡張部Ｓ11および狭小部
Ｓ22が占める比率が設定されて、その間に電気的抵抗の
大きさがいずれもＲで同等になっている。なお、上記の
寄生抵抗の等価構造については、ソース側配線層Ｓa1，
Ｓa2，Ｓa3に限らず、本例のアクティブマトリクス液晶
表示パネルに形成されたいずれのソース側配線層Ｓa1，
Ｓa2，Ｓa3・・・にも採用されている。
【００１５】以上のとおり、本例に係るアクティブマト
リクス液晶表示パネルにおいては、ビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 と交差するソース側配線層Ｓa1，Ｓa2の所定
部分の配線幅をいずれの交差部においても同等として、
ビデオ信号の経路における寄生容量の大きさを同等にし
てあるため、各経路におけるビデオ信号の遅延に差がな
いので、表示特性が向上する。また、配線に静電気など
によって異常電位が供給されても、特定の経路に突入電
流が集中することがないので、その信頼性が向上する。
リクス液晶表示パネルにおいては、ビデオ信号線Ｖ1 ，
Ｖ2 ，Ｖ3 と交差するソース側配線層Ｓa1，Ｓa2の所定
部分の配線幅をいずれの交差部においても同等として、
ビデオ信号の経路における寄生容量の大きさを同等にし
てあるため、各経路におけるビデオ信号の遅延に差がな
いので、表示特性が向上する。また、配線に静電気など
によって異常電位が供給されても、特定の経路に突入電
流が集中することがないので、その信頼性が向上する。
【００１６】また、交差部に相当するソース側配線層Ｓ
a1，Ｓa2の配線幅を同等にしつつ、ソース側配線層
Ｓa1，Ｓa2，Ｓa3の配線長さに応じて、それらに配線幅
の拡張部Ｓ11と狭小部Ｓ22とを設け、それらに寄生する
電気的抵抗の大きさも同等としてある。それ故、各経路
におけるビデオ信号の遅延に差が発生することをさらに
防止してあるため、表示特性がさらに向上する。
a1，Ｓa2の配線幅を同等にしつつ、ソース側配線層
Ｓa1，Ｓa2，Ｓa3の配線長さに応じて、それらに配線幅
の拡張部Ｓ11と狭小部Ｓ22とを設け、それらに寄生する
電気的抵抗の大きさも同等としてある。それ故、各経路
におけるビデオ信号の遅延に差が発生することをさらに
防止してあるため、表示特性がさらに向上する。
【００１７】なお、本例においては、ビデオ信号線
Ｖ1 ，Ｖ2 ，Ｖ3 を赤、緑、青に対応させて３列のビデ
オ信号線の場合について説明したが、これに限らず、さ
らに多数化してもよい。さらに、ビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 に交差する配線として、ソース側配線層および
駆動用信号線のみについて説明したが、さらに他の配線
が交差している場合にも適用できる。
Ｖ1 ，Ｖ2 ，Ｖ3 を赤、緑、青に対応させて３列のビデ
オ信号線の場合について説明したが、これに限らず、さ
らに多数化してもよい。さらに、ビデオ信号線Ｖ1 ，Ｖ
2 ，Ｖ3 に交差する配線として、ソース側配線層および
駆動用信号線のみについて説明したが、さらに他の配線
が交差している場合にも適用できる。
【００１８】
【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクス表示パネルにおいては、ソース側配線層とビ
デオ信号線との各交差領域における配線の重なり面積を
いずれの交差部においても同等とし、かつ、ソース側配
線層の電気的抵抗をその配線長さに対応してソース側配
線層に形成された電気的抵抗補正部によって同等に調整
してあることに特徴を有する。従って、本発明によれ
ば、ビデオ信号線に寄生する容量および電気的抵抗が同
等であるため、各経路におけるビデオ信号の遅延に差が
ないので、表示特性が向上するという効果を奏する。ま
た、配線に静電気などによって異常電位が供給されて
も、特定の経路に突入電流が集中することがないので、
その信頼性が向上するという効果を奏する。
マトリクス表示パネルにおいては、ソース側配線層とビ
デオ信号線との各交差領域における配線の重なり面積を
いずれの交差部においても同等とし、かつ、ソース側配
線層の電気的抵抗をその配線長さに対応してソース側配
線層に形成された電気的抵抗補正部によって同等に調整
してあることに特徴を有する。従って、本発明によれ
ば、ビデオ信号線に寄生する容量および電気的抵抗が同
等であるため、各経路におけるビデオ信号の遅延に差が
ないので、表示特性が向上するという効果を奏する。ま
た、配線に静電気などによって異常電位が供給されて
も、特定の経路に突入電流が集中することがないので、
その信頼性が向上するという効果を奏する。
【図１】本発明の実施例に係るアクティブマトリクス液
晶表示パネルにおけるビデオ信号線の形成領域周囲の概
略平面図である。
晶表示パネルにおけるビデオ信号線の形成領域周囲の概
略平面図である。
【図２】図１のIV−IV′線における断面図である。
【図３】（ａ）は図１に示すビデオ信号線に寄生する容
量を示す説明図、（ｂ）はそのソース側配線層に寄生す
る抵抗を示す説明図である。
量を示す説明図、（ｂ）はそのソース側配線層に寄生す
る抵抗を示す説明図である。
【図４】アクティブマトリクス液晶表示パネルの全体構
成を示すブロック部である。
成を示すブロック部である。
【図５】従来のアクティブマトリクス液晶表示パネルに
おけるビデオ信号線の形成領域周囲の概略平面図であ
る。
おけるビデオ信号線の形成領域周囲の概略平面図であ
る。
【図６】図５のVI−VI′線における断面図である。
【図７】図５に示すビデオ信号線に寄生する容量を示す
説明図である。
説明図である。
１１・・・透明基板 １２・・・ソース線駆動回路 １３，２０・・・シフトレジスタ部 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ２９・・・薄膜トランジスタ ３０・・・液晶セル Ｇ1 ，Ｇ2 ，Ｇ3 ・・・駆動用信号線 Ｓ1 ，Ｓ2 ，Ｓ3 ・・・ソース側配線層 Ｓa1，Ｓa2，Ｓa3・・・ソース側配線層 Ｓb1，Ｓb2，Ｓb3・・・ソース側配線層 Ｓ11・・・拡張部（電気的抵抗補正部） Ｓ22・・・狭小部（電気的抵抗補正部） Ｔ1 ，Ｔ2 ，Ｔ3 ・・・スイッチ回路 Ｖ1 ，Ｖ2 ，Ｖ3 ・・・ビデオ信号線 Ｘ1 ，Ｘ2 ，Ｘ3 ・・・ソース線 Ｙ1 ，Ｙ2 ・・・ゲート線
Claims (1)
- 【請求項１】 同一基板上の画素マトリクスの形成領域
と前記基板の外周縁と間に形成されたソース線駆動回路
側において、ｎを３以上の整数とした場合に、前記画素
マトリクスの形成領域の外周側にその辺方向に向かって
形成されて前記ソース線駆動回路のシフトレジスタ部の
形成領域の側から前記画素マトリクスの形成領域側に向
かって並列するｎ列のビデオ信号線と、これらのビデオ
信号線毎に層間絶縁膜を介して導電接続し、そこから前
記画素マトリクスの形成領域側に向かうｎ列のソース側
配線層と、これらの各ソース側配線層とこれらのソース
側配線層毎に対応する各ソース線との間に介挿され、前
記シフトレジスタ部側から出力された駆動用信号に基づ
いて前記ソース線配線層と前記ソース線とが導電接続す
る状態および非導電接続状態に動作がそれぞれ切り換え
られるｎ個のスイッチ部と、前記シフトレジスタ部側か
ら前記スイッチ部に向けて形成されて前記ビデオ信号線
に対して層間絶縁膜を介して交差し、前記駆動用信号を
前記スイッチ部毎に入力するｎ列の駆動用信号線と、を
有し、これらの駆動用信号線と前記ビデオ信号線との各
交差領域における配線の重なり面積はいずれも同等であ
って、前記ソース側配線層と前記ビデオ信号線との各交
差領域における配線の重なり面積はいずれも同等になっ
ており、前記ソース側配線層には、その前記ビデオ信号
線との導電接続位置から前記スイッチ部との導電接続位
置までの間の配線長さに対応してその幅寸法を調整し、
その間の電気的抵抗を各ソース側配線層同士で同等とす
べき電気的抵抗補正部が形成されていることを特徴とす
るアクティブマトリクス表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043792A JPH05307165A (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043792A JPH05307165A (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス表示パネル |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001021344A Division JP2001296556A (ja) | 2001-01-30 | 2001-01-30 | アクティブマトリクス表示パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307165A true JPH05307165A (ja) | 1993-11-19 |
Family
ID=14535708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11043792A Pending JPH05307165A (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307165A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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