JP3300023B2

JP3300023B2 - 信号入力回路およびアクティブマトリクスパネル

Info

Publication number: JP3300023B2
Application number: JP11043992A
Authority: JP
Inventors: 徳郎小澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 2002-07-08
Anticipated expiration: 2017-07-08
Also published as: JPH05307191A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁基板上に形成され
たアクティブマトリクス駆動回路などを静電気などによ
って発生する異常電位から保護する入力保護回路を備え
た信号入力回路およびそれを備えたアクティブマトリク
ス液晶表示パネルに関し、とくに、信号入力線側と入力
保護回路側との配線接続構造に関する。

【０００２】

【従来の技術】絶縁基板の表面側に半導体集積回路など
を構成すると、半導体基板の表面側に集積回路を形成す
る場合と異なり、同電位となるべき共通の基板がないた
め、集積回路を静電気などから保護するための入力保護
回路を設ける必要がある。たとえば、代表的なフラット
型表示パネルであるアクティブマトリクス液晶表示パネ
ルにおいては、その画面を表示するための画素マトリク
ス回路，そのソース線駆動回路およびゲート線駆動回路
はいずれも絶縁性の透明基板の表面側に形成されている
ため、従来より、図６に示す入力保護回路が設けられて
いる。図において、絶縁性の透明基板の表面側に並列形
成された第１および第２の信号入力線７１，７２に対応
する入力保護回路７０は、第２の信号入力線７２の側方
位置のうちの第１の信号入力線７１の形成位置とは反対
側の側方位置に形成され、この入力保護回路７０と第１
の信号入力線７１とは第１の異常電位引出し線７３で接
続され、第２の信号入力線７２と入力保護回路７０とは
第２の異常電位引出し線７４で接続されている。ここ
で、第１および第２の異常電位引出し線７３，７４は、
いずれも、図７（ａ）にも示すように、第１および第２
の信号入力線７１，７２の途中位置に導電接続してお
り、第２の異常電位引出し線７４の第２の信号入力線７
２への導電接続位置７２ａは、第１の異常電位引出し線
７３の第１の信号入力線７１への導電接続位置７１ａに
比して出力端７５の側（矢印Ｄで示す信号方向の側）に
ある。このため、第１の異常電位引出し線７３は、第２
の信号入力線７２と交差する構造になるが、この交差部
７６において、第１の異常電位引出し線７３は、図７
（ｂ）に示すように、第２の信号入力線７２の上層側で
層間絶縁膜７７の表面に形成されているため、それらの
絶縁性は確保されている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
信号入力回路においては、第１の異常電位引出し線７３
と第２の信号入力線７４との交差部７６が、第２の信号
入力線７２と第２の異常電位引出し線７４との導電接続
位置７２ａからみて、第２の信号入力線７２の入力端７
２ｂの側で位置しているため、以下の問題点がある。す
なわち、第１の異常電位引出し線７３と第２の信号入力
線７２との間には、その交差部７６の層間絶縁膜７７に
よって容量Ｃ₂が構成され、この容量Ｃ₂は配線に寄生
する寄生容量に比して大きい。このため、第２の信号入
力線７２に静電気などによって異常電圧が発生すると、
異常電位が入力保護回路７０によって吸収される前にそ
の電荷が容量Ｃ₂に蓄積され、第１の異常電位引出し線
７３と第２の信号入力線７２との間に高電圧が印加され
た状態となる。ここで、第１の異常電位引出し線７３と
第２の信号入力線７２との間の電圧が層間絶縁膜７７の
耐電圧を越えると、交差部７６の層間絶縁膜７７が破壊
されて第１の異常電位引出し線７３と第２の信号入力線
７２とがショートしてしまい、集積回路が機能しなくな
ってしまう。

【０００４】以上の問題点に鑑みて、本発明の課題は、
信号入力線と入力保護回路とを接続する異常電位引出し
線の配置構造を改良することによって、異常電位が入力
保護回路で吸収、緩和された状態で他の信号入力線と異
常電位引出し線との交差部に向けて伝達されるようにし
て、信頼性を向上可能な信号入力回路およびアクティブ
マトリクス表示パネルを実現することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係る信号入力回路は、基板表面側に並列形
成された第１および第２の信号入力線と、第２の信号入
力線の側方位置のうちの第１の信号入力線の形成位置と
は反対側の位置に形成され、第１および第２の信号入力
線に供給された信号の出力端側の回路を保護する入力保
護回路と、第１および第２の信号入力線に層間絶縁膜を
介してそれぞれ導電接続して、信号入力線と入力保護回
路とをそれぞれ導電接続する第１および第２の引出し線
とを有し、第１の引出し線は、第２の引き出し線が第２
の信号入力線に導電接続する位置よりも第２の信号入力
線の出力端側で第２の信号入力線と交差してなることを
特徴とする。

【０００６】ここで、第１および第２の信号入力線は、
アクティブマトリクスパネルの駆動回路における薄膜ト
ランジスタのゲートに導電接続している。そして、アク
ティブマトリクスパネルは、上記構成に係る信号入力回
路と、第１および第２の信号入力線に導電接続される駆
動回路と、画素マトリクスとを、基板に形成してなる。

【０００７】なお、本発明における第１および第２の信
号入力線とは、２つの信号入力線のみを有する場合は勿
論のこと、３つ以上の信号入力線を有し、そのうちの２
つの信号入力線が上記の第１および第２の信号入力線の
構成になっている場合、３つ以上の信号入力線のうちの
いずれの信号入力線も他の信号入力線との間で上記の第
１および第２の信号入力線の構成になっている場合も含
む。

【０００８】

【作用】上記手段を講じた本発明に係る信号入力回路お
よびアクティブマトリクスパネルにおいて、基板表面側
に並列形成された第１の信号入力線および第２の信号入
力線に対して静電気などによって異常電位が供給されて
も、異常電位は、それぞれ第１または第２の引出し線を
介して入力保護回路に引き出されるため、異常電位は出
力端から出力されない。ここで、第１の引出し線は、第
２の引出し線が第２の信号入力線に導電接続する位置よ
りも第２の信号入力線の出力端側で第２の信号入力線と
交差しているため、第２の信号出力端側からみると、第
１の引出し線と第２の信号入力線との交差部に比して前
段側に入力保護回路が第２の引出し線を介して導電接続
している。従って、第２の信号入力線に供給された異常
電位は、まず入力保護回路において吸収、緩和された状
態で出力端側に送出される。このため、第２の信号入力
線と第１の引出し線との交差部に容量が構成されていて
も、第２の信号入力線と第１の引出し線との間に高電圧
が発生しない。それ故、交差部の層間絶縁膜が損傷しな
いので、これらの入力線がショートせず、信号入力回路
およびアクティブマトリクスパネルの信頼性が向上す
る。

【０００９】

【実施例】つぎに、添付図面を参照して、本発明の一実
施例について説明する。

【００１０】図１は本発明の実施例１に係る信号入力回
路の構成を示す構成図、図２（ａ）はその信号入力線と
異常電位引出し線との配置を示す平面図、図２（ｂ）は
図２（ａ）のＶ−Ｖ′線における断面図である。

【００１１】ここで、本例の信号入力回路はアクティブ
マトリクス液晶表示パネルに形成されているため、信号
入力回路の構成を説明するに前に、図３および図４を参
照して、アクティブマトリクス液晶表示パネルの構成を
説明しておく。

【００１２】図３は本例の信号入力回路を備えるアクテ
ィブマトリクス液晶表示パネルのブロック図、図４はそ
のソース線駆動回路の回路図である。

【００１３】図３および図４に示すアクティブマトリク
ス液晶表示パネル１０において、その画素マトリクス２
２，ソース線駆動回路１２およびゲート線駆動回路２１
は、いずれも絶縁性の透明基板１１（絶縁基板）の上に
形成されており、そのうち、ソース線駆動回路１２はシ
フトレジスタ１３，サンプルホールド回路１７およびビ
デオ信号線１４，１５，１６を有する一方、ゲート線駆
動回路２１はシフトレジスタ２０および必要に応じてバ
ッファ回路２３を有する。また、画素マトリクス２２
は、ソース線駆動回路１２に接続された複数のソース線
２６，２７，２８・・・と、ゲート線駆動回路２１に接
続された複数のゲート線２４，２５・・・と、これらの
ゲート線およびソース線の交点に形成された複数の画素
３２，３３・・・とを有し、各画素３２，３３・・・に
は薄膜トランジスタ（ＴＦＴ）２９と液晶セル３０とを
有する。さらに、ソース線駆動回路１２の側には、その
シフトレジスタ１３にクロック信号を入力すべきクロッ
ク信号線３４が配置されている一方、ゲート線駆動回路
２１の側には、そのシフトレジスタ２０にクロック信号
ＣＫＡを入力すべきクロック信号線３７が配置されてい
る。なお、３５，３６はソース線駆動回路１２およびゲ
ート線駆動回路２１にスタート信号を入力するスタート
信号線である。ここで、図４に示すように、シフトレジ
スタ１３は、１ビット当たり、１つのインバータ１３ａ
と２つのクロックドインバータ１３ｂ，１３ｃで構成さ
れ、そのうち、インバータ１３ａはｐ型のＴＦＴとｎ型
のＴＦＴとからなるＣＭＯＳ構造になっている一方、ク
ロックドインバータ１３ｂ，１３ｃは２つのｐ型のＴＦ
Ｔと２つのｎ型のＴＦＴとから構成されている。また、
サンプルホールド回路１７の各アナログスイッチ１７ａ
もｎ型のＴＦＴで構成され、そのバッファ回路も相補型
のＴＦＴからなるインバータ回路１７ｂ，１７ｃで構成
されている。なお、１８はアクティブマトリクス液晶表
示パネル１０の各回路部を駆動するための正側電源線で
あり、その電位はＶ_ddに保持されている一方、１９はそ
の負側電源線であり、その電位はＶ_ssに保持されてい
る。ここで、アクティブマトリクス液晶表示パネル１０
は、透明基板１１に対して対向基板（図示せず）が対向
する状態にあり、その間に封入された液晶によって液晶
セル３０が構成されている。

【００１４】このような構成のアクティブマトリクス液
晶表示パネル１０において、各回路部は絶縁性の透明基
板１１の表面側に構成されているため、半導体シリコン
基板の表面側に集積回路が形成された半導体装置と異な
り、同電位となる導電性の共通基板がない。このため、
そのダイシング工程などの製造工程の途中、また完成後
において、静電気などの影響を受けて回路が破損しやす
い性質がある。

【００１５】そこで、本例のアクティブマトリクス液晶
表示パネル１０においては、透明基板１１の表面側に、
その画素マトリクス２２（画素マトリクス回路），ソー
ス線駆動回路１２およびゲート線駆動回路２１などと共
に、図１に示すように、その信号入力回路１に入力保護
回路２を有する。ここで、信号入力回路１は、図４に示
すソース線駆動回路１２などにおいてＴＦＴで構成され
たゲート入力回路のうちのいずれかの回路に設けられ
る。

【００１６】図１において、信号入力回路１は、透明基
板１１の表面側に並列形成された第１の信号入力線３お
よび第２の信号入力線４に供給された異常電位から出力
端側（矢印Ａで示す信号方向側）のメイン回路５（ソー
ス線駆動回路１２のゲート入力回路）を保護する入力保
護回路２は、第２の信号入力線４の側方位置のうちの第
１の信号入力線３の形成位置とは反対側の側方位置に形
成され、この入力保護回路２のうちの第１の入力保護回
路２ａと第１の信号入力線３とは第１の異常電位引出し
線６で接続され、第２の入力保護回路２ｂと第２の信号
入力線４とは第２の異常電位引出し線７で接続されてい
る。ここで、第１の入力保護回路２ａおよび第２の入力
保護回路２ｂは、いずれも、アクティブマトリクス液晶
表示パネル１０の正側電源線１８と第１および第２の異
常信号入力線６，７とにソース・ドレインが導電接続す
るｐ型のＴＦＴ２０１と、アクティブマトリクス液晶表
示パネル１０の負側電源線１９と第１および第２の異常
信号入力線６，７とにソース・ドレインが導電接続する
ｎ型のＴＦＴ２０２とを有する。また、ｐ型のＴＦＴ２
０１のゲートは正側電源線１８に導電接続し、ｎ型のＴ
ＦＴのゲートは負側電源線１９に導電接続している。

【００１７】ここで、第１の異常電位引出し線６と第１
の信号入力線３との導電接続位置３ａは、図２（ａ）に
も示すように、第２の異常電位引出し線７の第２の信号
入力線４への導電接続位置４ａに比して第２の信号入力
線４ａの出力端側にあって、第１の異常電位引出し線３
は、第２の異常電位引出し線７の第２の信号入力線４へ
の導電接続位置４ａに比して第２の信号入力線４の出力
端側で第２の信号入力線４と交差している。このため、
第２の信号入力線４の入力端４ｂの側からみると、第２
の入力保護回路２ｂは、第２の信号入力線４と第１の異
常電位引出し線６との交差部８に比して前段側（入力端
４ｂの側）で第２の信号入力線４に導電接続している。
なお、第１の異常電位引出し線６は第２の信号入力線４
と交差する構造になるが、第１および第２の異常電位引
出し線６，７は第１および第２の信号入力線３，４の上
層側で層間絶縁膜表面に形成されて、図２（ｂ）に示す
ように、第１の異常電位引出し線６と第２の信号入力線
４とは、交差部８において層間絶縁膜９を介しているた
め、それらの絶縁性は確保されている。但し、交差部８
の層間絶縁膜９に起因して、図１に示すように、第１の
異常電位引出し線６と第２の信号入力線４との間には、
容量Ｃ₁が寄生する状態にある。

【００１８】このような構成の信号入力回路１における
入力保護回路２の動作を、第２の入力保護回路２ｂにお
ける動作を例として、図５（ａ），図５（ｂ）および図
５（ｃ）を参照して説明する。

【００１９】図５（ａ）は第２の入力保護回路２ｂの構
成を示す回路図、図５（ｂ）はそのｐ型のＴＦＴ２０１
のゲート・ソース間電圧Ｖ_gsとソース・ドレイン間電流
Ｉ_sdとの関係を示すグラフ図、図５（ｃ）はｎ型のＴＦ
Ｔ２０２のゲート・ソース間電圧Ｖ_gsとドレイン・ソー
ス間電流Ｉ_dsとの関係を示すグラフ図である。以下の説
明においては、正側電源線１８の正電源電位をＶ_dd、負
側電源線１９の負電源電位をＶ_ss、第２の信号入力線４
の電位が第２の異常電位引出し線７を介して第２の入力
保護回路２ｂに引き出された入力電位をＶ_inとする。な
お、図５（ａ）に示すメイン回路５の入力段は、ＣＭＯ
Ｓ構造のＴＦＴによって構成されたインバータ５ａを備
えるソース線駆動回路１２のゲート入力回路になってい
る。

【００２０】まず、Ｖ_ss≦Ｖ_in≦Ｖ_ddの場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖ_gsは０
Ｖ、そのドレイン・ソース間電圧Ｖ_dsは（Ｖ_in−Ｖ_dd）
ｖであり、Ｖ_ds≦０である。従って、ｐ型のＴＦＴ２０
１は抵抗として機能し、図３（ｂ）に実線４１に示すラ
インに沿って、入力電位Ｖ_inに対応したソース・ドレイ
ン間電流Ｉ_sdが流れる。一方、ｎ型のＴＦＴ２０２にお
けるゲート・ソース間電位Ｖ_gsは０Ｖ、そのドレイン・
ソース間電圧Ｖ_dsは（Ｖ_in−Ｖ_ss）ｖであり、Ｖ_ds≧０
である。従って、ｎ型のＴＦＴ２０２も抵抗として機能
し、図３（ｃ）に実線４２で示すラインに沿って、入力
電位Ｖ_inに対応したソース・ドレイン間電流Ｉ_sdが発生
する。

【００２１】これに対して、Ｖ_dd＜Ｖ_inの場合、すなわ
ち、第２の信号入力線４に正側電源線１８の正電源電位
Ｖ_ddに比して高い異常電位が印加された場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖ_gsは
（Ｖ_dd−Ｖ_in）ｖであり、Ｖ_gs＜０Ｖ、ドレイン・ソー
ス間電圧Ｖ_dsは（Ｖ_dd−Ｖ_in）ｖであり、Ｖ_ds＜０であ
る。従って、入力電位Ｖ_in（異常電位）が高いほど、ゲ
ート・ソース間電位Ｖ_gsおよびドレイン・ソース間電圧
Ｖ_dsがマイナス側にふれて、図３（ｂ）に実線４３で示
す特性、すなわち、ｐ型のＴＦＴ２０１がオン状態とな
る。この場合、ｎ型のＴＦＴ２０２は図３（ｃ）に実線
４２で示した特性のままである。従って、第２の信号入
力線４に、静電気などによって正側電源線１８の正電源
電位Ｖ_ddに比して高い異常電位が印加された場合には、
ｐ型のＴＦＴ２０１を介して正側電源線１８に電流が通
過する。

【００２２】一方、Ｖ_in＜Ｖ_ssの場合、すなわち、第２
の信号入力線４に負側電源線１９の負電源電位Ｖ_ssに比
して低い異常電位が印加された場合には、ｎ型のＴＦＴ
２０２におけるゲート・ソース間電位Ｖ_gsは（Ｖ_ss−Ｖ
_in）ｖであり、Ｖ_gs＞０Ｖ、ドレイン・ソース間電圧Ｖ
_dsは（Ｖ_ss−Ｖ_in）ｖであり、Ｖ_ds＞０である。従っ
て、入力電位Ｖ_in（異常電位）が低いほど、ゲート・ソ
ース間電位Ｖ_gsおよびドレイン・ソース間電圧Ｖ_dsがプ
ラス側にふれて、図３（ｃ）に実線４４で示す特性、す
なわち、ｎ型のＴＦＴ２０２がオン状態となる。この場
合、ｐ型のＴＦＴ２０１は図３（ｂ）に実線４１で示し
た特性のままである。従って、第２の信号入力線４に負
側電源線１９の負電源電位Ｖ_ssに比して低い異常電位が
供給された場合には、ｎ型のＴＦＴ２０２を介して負側
電源線１９に電流が通過する。

【００２３】このようにして、メイン回路５は第２の入
力保護回路２ｂによって静電気などに起因して第２の信
号入力線４に発生した異常電位から保護される。同様
に、第１の信号入力線３に発生した異常電位からも保護
される。

【００２４】また、本例の信号入力回路１を備えるアク
ティブマトリクス液晶表示パネル１０においては、第１
の異常電位引出し線６が第２の異常電位引出し線７の第
２の信号入力線４への導電接続位置４ａに比して第２の
信号入力線２の出力端側で第２の信号入力線４と交差し
ているため、第２の信号入力線４の入力端４ｂの側から
みると、第２の入力保護回路２ｂは、第２の信号入力線
４と第１の異常電位引出し線６との交差部８に寄生する
容量Ｃ₁の前段側にある。このため、静電気などによっ
て、第２の信号入力線４に異常電位が供給された場合で
あっても、異常電位は第２の入力保護回路２ｂによって
確実に吸収、緩和された状態で、第２の信号入力線４と
第１の異常信号入力線６との交差部４ａに達する。従っ
て、交差部８に容量Ｃ₁が構成されていても、第２の信
号入力線４と第１の異常電位引出し線６との間に発生す
る電圧が低いので、交差部８の層間絶縁膜９が損傷しな
い。それ故、異常電圧に起因して、第２の信号入力線４
と第１の異常電位引出し線６とがショートしないので、
信号入力回路１およびそれを備えるアクティブマトリク
ス液晶表示パネル１０の信頼性が向上する。

【００２５】なお、本例においては、２列の信号入力線
を備える信号入力回路について説明したが、これに限ら
ず、３列以上の信号入力線を備える信号入力回路に対し
ても適用でき、この場合には、それらの信号入力線のう
ちの２列について、入力保護回路側の信号入力線を第２
の信号入力線とし、他方側の信号入力線を第１の信号入
力線として、それぞれに前述の構成で第１および第１の
異常電位引出し線を配置する。また、入力保護回路側お
よびメイン回路側の構成には限定がない。

【００２６】

【発明の効果】以上のとおり、本発明に係る入力保護回
路およびそれを備えたアクティブマトリクスパネルにお
いては、第１の引出し線は、第２の引出し線の第２の信
号入力線への導電接続位置よりも第２の信号入力線の出
力端側で第２の信号入力線と交差していることに特徴を
有する。従って、本発明によれば、第２の信号入力線の
入力端からみると、第１の引出し線と第２の信号入力線
との交差部に比して前段側に入力保護回路があるので、
第２の信号入力線に入力端側に対して静電気などによっ
て供給された異常電位は、入力保護回路によって吸収、
緩和された状態で交差部に達する。従って、交差部に容
量が構成されていても、第２の信号入力線と第１の引出
し線との間に発生する電圧が低く、交差部の層間絶縁膜
が損傷しない。それ故、第２の信号入力線と第１の引出
し線とがショートせず、入力保護回路およびそれを備え
たアクティブマトリクスパネルの信頼性が向上するとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施例１に係る入力保護回路の構成を
示す構成図である。

【図２】（ａ）は図１に示す入力保護回路の信号入力線
と保護回路に対する異常電位引出し線との配置を示す平
面図、（ｂ）は図２（ａ）のＶ−Ｖ′線における断面図
である。

【図３】図１に示す入力保護回路が採用されるアクティ
ブマトリクス液晶表示パネルの構成を示すブロック図で
ある。

【図４】図３に示すアクティブマトリクス液晶表示パネ
ルのソース線駆動回路の構成を示す回路図である。

【図５】（ａ）は図１に示す入力保護回路の構成を示す
回路図、（ｂ）はそのｐ型のＴＦＴのゲート・ソース間
電圧Ｖ_gsとソース・ドレイン間電流Ｉ_sdとの関係を示す
グラフ図、（ｃ）はそのｎ型のＴＦＴのゲート・ソース
間電圧Ｖ_gsとドレイン・ソース間電流Ｉ_dsとの関係を示
すグラフ図である。

【図６】従来の入力保護回路の構成を示す構成図であ
る。

【図７】（ａ）は図６に示す入力保護回路の信号入力線
と保護回路に対する異常電位引出し線との配置を示す平
面図、（ｂ）は図７（ａ）のVI−VI′線における断面図
である。

【符号の説明】

１・・・信号入力回路２，７０・・・入力保護回路２ａ・・・第１の入力保護回路２ｂ・・・第２の入力保護回路３，７１・・・第１の信号入力線４，７２・・・第２の信号入力線５・・・メイン回路６，７４・・・第１の異常電位引出し線７，７５・・・第２の異常電位引出し線８，７６・・・交差部９，７７・・・層間絶縁膜１０・・・アクティブマトリクス液晶表示パネル１１・・・透明基板１２・・・ソース線駆動回路１３，２０・・・シフトレジスタ１７・・・サンプルホールド回路１８・・・正側電源線１９・・・負側電源線２１・・・ゲート線駆動回路２２・・・画素マトリクス３０・・・液晶セル３４・・・クロック信号線２０１・・・ｐ型のＴＦＴ（ｐ型の薄膜トランジスタ）２０２・・・ｎ型のＴＦＴ（ｎ型の薄膜トランジスタ）

Claims

(57)【特許請求の範囲】

【請求項１】基板表面側に並列形成された第１および
第２の信号入力線と、前記第２の信号入力線の側方位置
のうちの前記第１の信号入力線の形成位置とは反対側の
位置に形成され、前記第１および第２の信号入力線に供
給された信号の出力端側の回路を保護する入力保護回路
と、前記第１および第２の信号入力線に層間絶縁膜を介
してそれぞれ導電接続して、前記信号入力線と前記入力
保護回路とをそれぞれ導電接続する第１および第２の引
出し線とを有し、前記第１の引出し線は、前記第２の引き出し線が前記第
２の信号入力線に導電接続する位置よりも前記第２の信
号入力線の出力端側で前記第２の信号入力線と交差して
なることを特徴とする信号入力回路。
【請求項２】前記第１および第２の信号入力線は、ア
クティブマトリクスパネルの駆動回路における薄膜トラ
ンジスタのゲートに導電接続することを特徴とする請求
項１記載の信号入力回路。
【請求項３】請求項１または請求項２に記載の信号入
力回路と、前記第１および第２の信号入力線に導電接続
される駆動回路と、画素マトリクスとを、基板に形成し
てなることを特徴とするアクティブマトリクスパネル。