JPH05304296A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05304296A JPH05304296A JP10796292A JP10796292A JPH05304296A JP H05304296 A JPH05304296 A JP H05304296A JP 10796292 A JP10796292 A JP 10796292A JP 10796292 A JP10796292 A JP 10796292A JP H05304296 A JPH05304296 A JP H05304296A
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- JP
- Japan
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- gate
- source
- thin film
- semiconductor device
- film resistor
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Abstract
(57)【要約】
【構成】 ＭＯＳＦＥＴセルと同一半導体基板上に薄膜
抵抗体９を形成して、ゲートボンディングパッド１１及
びソースボンディングパッド１２を通じてゲート・ソー
ス間を接続する。 【効果】 実装ミスによってゲートが開放となってもド
レイン・ソース間は導通状態になることはない。また、
半導体基板上に形成されて接続された薄膜抵抗体９であ
るため、実装後において断線を起こすことが少なく、安
全性を高めることができる。
抵抗体９を形成して、ゲートボンディングパッド１１及
びソースボンディングパッド１２を通じてゲート・ソー
ス間を接続する。 【効果】 実装ミスによってゲートが開放となってもド
レイン・ソース間は導通状態になることはない。また、
半導体基板上に形成されて接続された薄膜抵抗体９であ
るため、実装後において断線を起こすことが少なく、安
全性を高めることができる。
Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳＦＥＴ
等の半導体装置に関するものである。特に、誤動作を防
止することができる半導体装置に関するものである。
等の半導体装置に関するものである。特に、誤動作を防
止することができる半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴには、ゲート・ソース、ゲ
ート・ドレイン、及びドレイン・ソース間に寄生容量が
存在する。通常、ＭＯＳＦＥＴを使用する場合、ゲート
・ソース間容量に蓄積された電荷を放電させるために、
ＭＯＳＦＥＴのゲート・ソース間に抵抗を接続する。こ
の抵抗は、ＭＯＳＦＥＴの実装回路基板上に設置され
る。
ート・ドレイン、及びドレイン・ソース間に寄生容量が
存在する。通常、ＭＯＳＦＥＴを使用する場合、ゲート
・ソース間容量に蓄積された電荷を放電させるために、
ＭＯＳＦＥＴのゲート・ソース間に抵抗を接続する。こ
の抵抗は、ＭＯＳＦＥＴの実装回路基板上に設置され
る。
【０００３】ＭＯＳＦＥＴは、電圧駆動型の素子であ
り、そのゲートはソース、ドレインから絶縁されてい
る。ゲート・ソース間に電圧を印加した場合（例えば、
ｎチャネルＭＯＳＦＥＴの場合は正の電圧）、ゲート・
ソース間容量に電荷が蓄積される。次に、ゲート・ソー
ス間への電圧印加を中止した場合、ゲート・ソース間電
圧はゲート・ソース間容量と、それに蓄積されている電
荷により決定される。従って、ゲート・ソース間の蓄積
電荷を放電するために、ゲート・ソース間に抵抗を接続
する。
り、そのゲートはソース、ドレインから絶縁されてい
る。ゲート・ソース間に電圧を印加した場合（例えば、
ｎチャネルＭＯＳＦＥＴの場合は正の電圧）、ゲート・
ソース間容量に電荷が蓄積される。次に、ゲート・ソー
ス間への電圧印加を中止した場合、ゲート・ソース間電
圧はゲート・ソース間容量と、それに蓄積されている電
荷により決定される。従って、ゲート・ソース間の蓄積
電荷を放電するために、ゲート・ソース間に抵抗を接続
する。
【０００４】
【発明が解決しようとする課題】上述したような従来の
半導体装置では、ゲート・ソース間の抵抗が回路基板上
に実装されているため、実装のミスによりゲート・ソー
ス間の抵抗が開放となった場合に、ＭＯＳＦＥＴのスイ
ッチング（ＯＦＦ）に要する時間が長くなるため、回路
の構成によっては大電流が流れて、それによる危険が発
生するという問題点があった。
半導体装置では、ゲート・ソース間の抵抗が回路基板上
に実装されているため、実装のミスによりゲート・ソー
ス間の抵抗が開放となった場合に、ＭＯＳＦＥＴのスイ
ッチング（ＯＦＦ）に要する時間が長くなるため、回路
の構成によっては大電流が流れて、それによる危険が発
生するという問題点があった。
【０００５】この発明は、前述した問題点を解決するた
めになされたもので、安全性、ひいては信頼性を向上す
ることができる半導体装置を得ることを目的とする。
めになされたもので、安全性、ひいては信頼性を向上す
ることができる半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１に係る半導体装
置は、次に掲げる手段を備えたものである。 〔１〕 薄膜技術により電界効果トランジスタの半導体
基板上に形成されてゲート電極及びソース電極を接続す
る薄膜抵抗体。
置は、次に掲げる手段を備えたものである。 〔１〕 薄膜技術により電界効果トランジスタの半導体
基板上に形成されてゲート電極及びソース電極を接続す
る薄膜抵抗体。
【０００７】請求項２に係る半導体装置は、次に掲げる
手段を備えたものである。 〔１〕 ＣＶＤ技術により電界効果トランジスタの半導
体基板上に形成されてゲート電極及びソース電極を接続
する多結晶シリコン層。
手段を備えたものである。 〔１〕 ＣＶＤ技術により電界効果トランジスタの半導
体基板上に形成されてゲート電極及びソース電極を接続
する多結晶シリコン層。
【０００８】請求項３に係る半導体装置は、次に掲げる
手段を備えたものである。 〔１〕 選択拡散技術により電界効果トランジスタの半
導体基板上に形成されてゲート電極及びソース電極を接
続するＮ型拡散層。
手段を備えたものである。 〔１〕 選択拡散技術により電界効果トランジスタの半
導体基板上に形成されてゲート電極及びソース電極を接
続するＮ型拡散層。
【０００９】
【作用】請求項１に係る半導体装置においては、薄膜技
術により電界効果トランジスタの半導体基板上に形成さ
れた薄膜抵抗体によって、ゲート電極及びソース電極が
接続される。
術により電界効果トランジスタの半導体基板上に形成さ
れた薄膜抵抗体によって、ゲート電極及びソース電極が
接続される。
【００１０】請求項２に係る半導体装置においては、Ｃ
ＶＤ技術により電界効果トランジスタの半導体基板上に
形成された多結晶シリコン層によって、ゲート電極及び
ソース電極が接続される。
ＶＤ技術により電界効果トランジスタの半導体基板上に
形成された多結晶シリコン層によって、ゲート電極及び
ソース電極が接続される。
【００１１】請求項３に係る半導体装置においては、選
択拡散技術により電界効果トランジスタの半導体基板上
に形成されたＮ型拡散層によって、ゲート電極及びソー
ス電極が接続される。
択拡散技術により電界効果トランジスタの半導体基板上
に形成されたＮ型拡散層によって、ゲート電極及びソー
ス電極が接続される。
【００１２】
【実施例】実施例１．この発明の実施例１の構成を図１
及び図２を参照しながら説明する。図１はこの発明の実
施例１のセルの縦断面を示す図、図２はこの発明の実施
例１（チップ）の平面図である。なお、各図中、同一符
号は同一又は相当部分を示す。
及び図２を参照しながら説明する。図１はこの発明の実
施例１のセルの縦断面を示す図、図２はこの発明の実施
例１（チップ）の平面図である。なお、各図中、同一符
号は同一又は相当部分を示す。
【００１３】図１において、１はソース電極、２はＮ型
拡散層、３はＰ型拡散層、４はＮ-型拡散層、５はＮ+型
半導体基板、６はドレイン電極、７は酸化膜層、８は多
結晶シリコン層（ゲート）、９は薄膜抵抗体である。な
お、点線で囲まれた部分は抵抗体形成部１０を表す。
拡散層、３はＰ型拡散層、４はＮ-型拡散層、５はＮ+型
半導体基板、６はドレイン電極、７は酸化膜層、８は多
結晶シリコン層（ゲート）、９は薄膜抵抗体である。な
お、点線で囲まれた部分は抵抗体形成部１０を表す。
【００１４】図２において、１１はアルミ配線からなる
ゲートボンディングパッド、１２は同様にアルミ配線か
らなるソースボンディングパッドである。
ゲートボンディングパッド、１２は同様にアルミ配線か
らなるソースボンディングパッドである。
【００１５】つぎに、前述した実施例１の動作を説明す
る。実施例１は、裏面メタライズされたＮ+型半導体基
板５（裏面はドレイン電極６となる。）上のＮ-型拡散
層４（エピタキシャル層）上にｎチャネル型ＭＯＳＦＥ
Ｔセルをもつ。
る。実施例１は、裏面メタライズされたＮ+型半導体基
板５（裏面はドレイン電極６となる。）上のＮ-型拡散
層４（エピタキシャル層）上にｎチャネル型ＭＯＳＦＥ
Ｔセルをもつ。
【００１６】実施例１であるパワーＭＯＳＦＥＴは、上
記のＭＯＳＦＥＴセルの集合体であり、ゲート、ソー
ス、ドレインそれぞれが並列接続されている。
記のＭＯＳＦＥＴセルの集合体であり、ゲート、ソー
ス、ドレインそれぞれが並列接続されている。
【００１７】薄膜抵抗体９は、半導体基板上に形成され
た酸化膜層７上に形成し、材料として抵抗値の大きいタ
ンタル・ニクロム又はサーメット（Ｃｒ−ＳｉＯ）等を
用いる。薄膜抵抗体９とＭＯＳＦＥＴセルのゲート及び
ソースとは半導体上のアルミ配線（ゲートボンディング
パッド１１及びソースボンディングパッド１２）により
接続される。
た酸化膜層７上に形成し、材料として抵抗値の大きいタ
ンタル・ニクロム又はサーメット（Ｃｒ−ＳｉＯ）等を
用いる。薄膜抵抗体９とＭＯＳＦＥＴセルのゲート及び
ソースとは半導体上のアルミ配線（ゲートボンディング
パッド１１及びソースボンディングパッド１２）により
接続される。
【００１８】ＭＯＳＦＥＴセルのゲート・ソース間にア
ルミ配線によって接続された薄膜抵抗体９は、ゲート・
ソース間に蓄積された電荷を放電するための回路とな
る。つまり、ゲートが開放の場合、ＭＯＳＦＥＴセルの
ゲート・ソース間寄生容量に蓄積された電荷は、ゲート
・ソース間にアルミ配線で接続された薄膜抵抗体９を通
って放電される。放電に要する時間は、ゲート・ソース
間寄生容量と、薄膜抵抗体９のもつ抵抗値により求まる
時定数で決まる。
ルミ配線によって接続された薄膜抵抗体９は、ゲート・
ソース間に蓄積された電荷を放電するための回路とな
る。つまり、ゲートが開放の場合、ＭＯＳＦＥＴセルの
ゲート・ソース間寄生容量に蓄積された電荷は、ゲート
・ソース間にアルミ配線で接続された薄膜抵抗体９を通
って放電される。放電に要する時間は、ゲート・ソース
間寄生容量と、薄膜抵抗体９のもつ抵抗値により求まる
時定数で決まる。
【００１９】ＭＯＳＦＥＴセルを形成する半導体基板と
同一の基板上に薄膜抵抗体９を形成するため、半導体装
置であるパワーＭＯＳＦＥＴの実装ミス、ストレス等に
よる実装の不良発生などに影響を受けない。そして、半
導体装置として、テストをおこなうことが可能であるた
め、信頼性が向上することができる。
同一の基板上に薄膜抵抗体９を形成するため、半導体装
置であるパワーＭＯＳＦＥＴの実装ミス、ストレス等に
よる実装の不良発生などに影響を受けない。そして、半
導体装置として、テストをおこなうことが可能であるた
め、信頼性が向上することができる。
【００２０】この発明の実施例１は、前述したように、
ＭＯＳＦＥＴセルと同一半導体基板上に薄膜抵抗体９を
形成し、ゲートボンディングパッド１１及びソースボン
ディングパッド１２を通じてゲート・ソース間を接続し
ているので、実装ミスによってゲートが開放となっても
ドレイン・ソース間は導通状態になることはない。ま
た、半導体基板上に形成されて接続された薄膜抵抗体９
であるため、実装後において断線を起こすことが少な
く、安全性を高めることができるという効果を奏する。
ＭＯＳＦＥＴセルと同一半導体基板上に薄膜抵抗体９を
形成し、ゲートボンディングパッド１１及びソースボン
ディングパッド１２を通じてゲート・ソース間を接続し
ているので、実装ミスによってゲートが開放となっても
ドレイン・ソース間は導通状態になることはない。ま
た、半導体基板上に形成されて接続された薄膜抵抗体９
であるため、実装後において断線を起こすことが少な
く、安全性を高めることができるという効果を奏する。
【００２１】すなわち、実施例１は、実装ミスや、半導
体装置内部のワイヤボンディングを含む配線の断線によ
るゲートの開放状態時に誤ってドレイン・ソース間が導
通することを防ぐことができる。
体装置内部のワイヤボンディングを含む配線の断線によ
るゲートの開放状態時に誤ってドレイン・ソース間が導
通することを防ぐことができる。
【００２２】実施例１は、電界効果トランジスタ（ＭＯ
ＳＦＥＴセル）を形成する半導体基板上に薄膜技術を使
用して薄膜抵抗体９を形成し、電界効果トランジスタの
電極間に薄膜抵抗体９を挿入したことを特徴とする抵抗
入りの電界効果トランジスタ、つまりゲートプルダウン
抵抗をもつ電界効果トランジスタである。
ＳＦＥＴセル）を形成する半導体基板上に薄膜技術を使
用して薄膜抵抗体９を形成し、電界効果トランジスタの
電極間に薄膜抵抗体９を挿入したことを特徴とする抵抗
入りの電界効果トランジスタ、つまりゲートプルダウン
抵抗をもつ電界効果トランジスタである。
【００２３】半導体装置の実装ミスや、配線の断線が生
じてゲートが開放になっても、薄膜抵抗体９によりゲー
トが接地されているため、誤ってドレイン・ソース間が
ＯＮすることがない。
じてゲートが開放になっても、薄膜抵抗体９によりゲー
トが接地されているため、誤ってドレイン・ソース間が
ＯＮすることがない。
【００２４】実施例２．なお、前述した実施例１では抵
抗体として薄膜抵抗体９を用いたが、図３に示すよう
に、ゲートの多結晶シリコン層８を用いてもよい。薄膜
抵抗体９と比較してシート抵抗値が小さいが、工程を追
加することなく、ＣＶＤ技術により抵抗体を形成するこ
とができるという効果を奏する。図３は、この発明の実
施例２のＭＯＳＦＥＴセルの縦断面を示す図である。
抗体として薄膜抵抗体９を用いたが、図３に示すよう
に、ゲートの多結晶シリコン層８を用いてもよい。薄膜
抵抗体９と比較してシート抵抗値が小さいが、工程を追
加することなく、ＣＶＤ技術により抵抗体を形成するこ
とができるという効果を奏する。図３は、この発明の実
施例２のＭＯＳＦＥＴセルの縦断面を示す図である。
【００２５】実施例３．また、半導体基板と異なる導電
型領域を介して、その領域内に半導体基板と同じ導電型
の領域を形成し、主表面に露出させた領域を抵抗体とし
て用いても所期の目的を達成し得る。図４は、この発明
の実施例３のＭＯＳＦＥＴセルの縦断面を示す図であ
る。図４において、選択拡散技術を使用して形成したＮ
型拡散層２を抵抗体として用いる。
型領域を介して、その領域内に半導体基板と同じ導電型
の領域を形成し、主表面に露出させた領域を抵抗体とし
て用いても所期の目的を達成し得る。図４は、この発明
の実施例３のＭＯＳＦＥＴセルの縦断面を示す図であ
る。図４において、選択拡散技術を使用して形成したＮ
型拡散層２を抵抗体として用いる。
【００２６】
【発明の効果】この発明の請求項１に係る半導体装置
は、以上説明したとおり、薄膜技術により電界効果トラ
ンジスタの半導体基板上に形成されてゲート電極及びソ
ース電極を接続する薄膜抵抗体を備えたので、安全性、
信頼性を向上することができるという効果を奏する。
は、以上説明したとおり、薄膜技術により電界効果トラ
ンジスタの半導体基板上に形成されてゲート電極及びソ
ース電極を接続する薄膜抵抗体を備えたので、安全性、
信頼性を向上することができるという効果を奏する。
【００２７】この発明の請求項２に係る半導体装置は、
以上説明したとおり、ＣＶＤ技術により電界効果トラン
ジスタの半導体基板上に形成されてゲート電極及びソー
ス電極を接続する多結晶シリコン層を備えたので、安全
性、信頼性を向上することができるという効果を奏す
る。
以上説明したとおり、ＣＶＤ技術により電界効果トラン
ジスタの半導体基板上に形成されてゲート電極及びソー
ス電極を接続する多結晶シリコン層を備えたので、安全
性、信頼性を向上することができるという効果を奏す
る。
【００２８】この発明の請求項３に係る半導体装置は、
以上説明したとおり、選択拡散技術により電界効果トラ
ンジスタの半導体基板上に形成されてゲート電極及びソ
ース電極を接続するＮ型拡散層を備えたので、安全性、
信頼性を向上することができるという効果を奏する。
以上説明したとおり、選択拡散技術により電界効果トラ
ンジスタの半導体基板上に形成されてゲート電極及びソ
ース電極を接続するＮ型拡散層を備えたので、安全性、
信頼性を向上することができるという効果を奏する。
【図１】この発明の実施例１のＭＯＳＦＥＴセルの縦断
面を示す図である。
面を示す図である。
【図２】この発明の実施例１を示す平面図である。
【図３】この発明の実施例２のＭＯＳＦＥＴセルの縦断
面を示す図である。
面を示す図である。
【図４】この発明の実施例３のＭＯＳＦＥＴセルの縦断
面を示す図である。
面を示す図である。
１ ソース電極 ２ Ｎ型拡散層 ３ Ｐ型拡散層 ４ Ｎ-型拡散層 ５ Ｎ+型半導体基板 ６ ドレイン電極 ７ 酸化膜層 ８ 多結晶シリコン層 ９ 薄膜抵抗体
Claims (3)
- 【請求項１】 薄膜技術により電界効果トランジスタの
半導体基板上に形成されてゲート電極及びソース電極を
接続する薄膜抵抗体を備えたことを特徴とする半導体装
置。 - 【請求項２】 ＣＶＤ技術により電界効果トランジスタ
の半導体基板上に形成されてゲート電極及びソース電極
を接続する多結晶シリコン層を備えたことを特徴とする
半導体装置。 - 【請求項３】 選択拡散技術により電界効果トランジス
タの半導体基板上に形成されてゲート電極及びソース電
極を接続するＮ型拡散層を備えたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796292A JPH05304296A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10796292A JPH05304296A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304296A true JPH05304296A (ja) | 1993-11-16 |
Family
ID=14472485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10796292A Pending JPH05304296A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833189B2 (en) | 2018-09-14 | 2020-11-10 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11430714B2 (en) | 2018-09-14 | 2022-08-30 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1992
- 1992-04-27 JP JP10796292A patent/JPH05304296A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833189B2 (en) | 2018-09-14 | 2020-11-10 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11430714B2 (en) | 2018-09-14 | 2022-08-30 | Fuji Electric Co., Ltd. | Semiconductor device |
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