JPH05267678A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05267678A JPH05267678A JP6042692A JP6042692A JPH05267678A JP H05267678 A JPH05267678 A JP H05267678A JP 6042692 A JP6042692 A JP 6042692A JP 6042692 A JP6042692 A JP 6042692A JP H05267678 A JPH05267678 A JP H05267678A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】高速化、高集積化に適した半導体装置を提供す
る。 【構成】半導体基板２０に、半導体素子の動作領域とな
るソース層２１、チャネル層２２およびドレイン層２３
が縦方向に形成され、チャネル層２２は、ソース−ドレ
イン間で電子を高速移動させる物質からなり、その側壁
にゲート絶縁膜２５が形成され、ゲート絶縁膜２５を介
してチャネル層２５と接続するようゲート電極取出部２
６が形成されている。
る。 【構成】半導体基板２０に、半導体素子の動作領域とな
るソース層２１、チャネル層２２およびドレイン層２３
が縦方向に形成され、チャネル層２２は、ソース−ドレ
イン間で電子を高速移動させる物質からなり、その側壁
にゲート絶縁膜２５が形成され、ゲート絶縁膜２５を介
してチャネル層２５と接続するようゲート電極取出部２
６が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ構造を有す
る半導体装置およびその製造方法に関する。
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ構造を有する半導体装置
（ＭＯＳ型トランジスタ等）では、図９の如く、半導体
素子（トランジスタ）の動作領域が横方向に並んでい
る。すなわち、半導体基板１の表層部に、チャネル領域
２を両側から挟むように不純物濃度の高いソース領域３
およびドレイン領域４が形成されている。そして、ソー
ス領域３上にはソース電極５が、ドレイン領域４上には
ドレイン電極６がそれぞれ設けられている。また、チャ
ネル領域２上には、ゲート絶縁膜７を介してゲート電極
取出部８が形成されており、このゲート電極取出部８上
にゲート電極９が設けられている。なお、各電極５，
６，９は、絶縁膜１０によて絶縁されている。
（ＭＯＳ型トランジスタ等）では、図９の如く、半導体
素子（トランジスタ）の動作領域が横方向に並んでい
る。すなわち、半導体基板１の表層部に、チャネル領域
２を両側から挟むように不純物濃度の高いソース領域３
およびドレイン領域４が形成されている。そして、ソー
ス領域３上にはソース電極５が、ドレイン領域４上には
ドレイン電極６がそれぞれ設けられている。また、チャ
ネル領域２上には、ゲート絶縁膜７を介してゲート電極
取出部８が形成されており、このゲート電極取出部８上
にゲート電極９が設けられている。なお、各電極５，
６，９は、絶縁膜１０によて絶縁されている。
【０００３】上記構造のＭＯＳ型トランジスタにおい
て、高速化、高集積化を図る技術としてスケーリング
（スケールダウンともいう）が知られている。このスケ
ーリングとは、チャネル長、チャネル巾、接合深さ、横
方向拡散距離、ゲート絶縁膜厚といったデバイスディメ
ンジョンを、原則として、すべて元の寸法の１／Ｋにし
て、高速化、高集積化に対応することである。
て、高速化、高集積化を図る技術としてスケーリング
（スケールダウンともいう）が知られている。このスケ
ーリングとは、チャネル長、チャネル巾、接合深さ、横
方向拡散距離、ゲート絶縁膜厚といったデバイスディメ
ンジョンを、原則として、すべて元の寸法の１／Ｋにし
て、高速化、高集積化に対応することである。
【０００４】
【発明が解決しようとする課題】しかしながら、スケー
リングは、集積度が高くなればなるほど極微細な加工を
必要とするため、いわゆるサブミクロンレベルに適合さ
せるには、製造コストが高くつくばかりか、製造工程も
複雑となる。特に、従来のＭＯＳ型トランジスタにおい
ては、トランジスタの動作領域（ソース、チャネル、ド
レイン）が横方向に配置されているので、高集積化をす
る場合、セルフアライメント（ｓｅｌｆａｌｉｇｍｅｎ
ｔ）方式により配列しても、これらの間の寸法を正確の
規制するのは困難である。
リングは、集積度が高くなればなるほど極微細な加工を
必要とするため、いわゆるサブミクロンレベルに適合さ
せるには、製造コストが高くつくばかりか、製造工程も
複雑となる。特に、従来のＭＯＳ型トランジスタにおい
ては、トランジスタの動作領域（ソース、チャネル、ド
レイン）が横方向に配置されているので、高集積化をす
る場合、セルフアライメント（ｓｅｌｆａｌｉｇｍｅｎ
ｔ）方式により配列しても、これらの間の寸法を正確の
規制するのは困難である。
【０００５】本発明は、上記に鑑み、全く新しい視点に
立脚したもので、構造が新規で、かつ製造コストが安
く、しかも製造工程も簡単で済む、高速化、高集積化に
適した半導体装置およびその製造方法の提供を目的とす
る。
立脚したもので、構造が新規で、かつ製造コストが安
く、しかも製造工程も簡単で済む、高速化、高集積化に
適した半導体装置およびその製造方法の提供を目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明請求項１の半導体装置は、半導体基板に、半導
体素子の動作領域となるソース層、チャネル層およびド
レイン層が縦方向に形成され、前記チャネル層は、ソー
ス層とドレイン層と間で電子を高速移動させる物質から
なり、該チャネル層の側壁にゲート絶縁膜が形成され、
該ゲート絶縁膜を介してチャネル層と接続するようゲー
ト電極取出部が形成されているものである。
の本発明請求項１の半導体装置は、半導体基板に、半導
体素子の動作領域となるソース層、チャネル層およびド
レイン層が縦方向に形成され、前記チャネル層は、ソー
ス層とドレイン層と間で電子を高速移動させる物質から
なり、該チャネル層の側壁にゲート絶縁膜が形成され、
該ゲート絶縁膜を介してチャネル層と接続するようゲー
ト電極取出部が形成されているものである。
【０００７】請求項２の半導体装置は、請求項１記載の
半導体装置において、１つのチャネル層に対してゲート
電極取出部が複数個設けられ、各ゲート電極取出部にそ
れぞれゲート電極が接続されいるものである。請求項３
の半導体装置は、請求項１記載の半導体装置において、
チャネル層の３つの側面を囲むようにゲート電極取出部
が配置され、そのゲート電極取出部にゲート電極が接続
されているものである。
半導体装置において、１つのチャネル層に対してゲート
電極取出部が複数個設けられ、各ゲート電極取出部にそ
れぞれゲート電極が接続されいるものである。請求項３
の半導体装置は、請求項１記載の半導体装置において、
チャネル層の３つの側面を囲むようにゲート電極取出部
が配置され、そのゲート電極取出部にゲート電極が接続
されているものである。
【０００８】請求項４の半導体装置は、請求項１または
２記載の半導体装置において、ソース層の下層には、ソ
ース層に接して拡散層が必要なだけ横方向に延ばされて
形成され、この延ばされた拡散層上部にソース電極取出
部が形成されているものである。請求項５の半導体装置
の製造方法は、半導体基板上に絶縁膜を形成する工程、
拡散層形成領域を残して絶縁膜上にレジストを塗布し、
不純物を拡散させて半導体基板の表層部に拡散層を形成
する工程、レジストを除去した後、残存した絶縁膜を横
方向に成長させる工程、ソース電極取出領域を残して前
記工程で成長させた絶縁膜上にレジストを塗布し、エッ
チングにより拡散層を露出させる工程、レジストを除去
した後、前記工程で露出させた拡散層を覆うよう、絶縁
膜上にポリシリコンを堆積させる工程、素子分離領域を
残してポリシリコン上にレジストを塗布し、エッチング
により成長絶縁膜を露出させて、ゲート電極取出部とソ
ース電極取出部とを分離して形成する工程、レジストを
除去した後、前記工程で露出させた成長絶縁膜を覆うよ
う、ゲート電極取出部およびソース電極取出部上に絶縁
膜を堆積させる工程、半導体素子動作領域を残して前記
工程で堆積された絶縁膜上にレジストを塗布し、エッチ
ングにより拡散層を露出させる工程、レジストを除去し
た後、熱酸化により前記工程で露出された拡散層上およ
びエッチング面側壁にゲート絶縁膜を形成する工程、拡
散層上のゲート絶縁膜を残して堆積絶縁膜およびエッチ
ング面側壁のゲート絶縁膜上にレジストを塗布し、エッ
チングにより拡散層上のゲート絶縁膜を除去して拡散層
を露出させる工程、前記工程で露出させた拡散層上に、
材料ガスを変えながら連続的にソース層、チャネル層お
よびドレイン層を縦方向に形成する工程、ドレイン層お
よび堆積絶縁膜上に絶縁膜をさらに堆積させる工程、ゲ
ート、ソース、ドレイン電極形成領域を残して前記工程
で堆積された絶縁膜上にレジストを塗布し、エッチング
によりゲート電極取出部、ソース電極取出部およびドレ
イン層を露出させる工程、ならびにゲート電極取出部上
にゲート電極を、ソース電極取出部上にソース電極を、
ドレイン層上にドレイン電極をそれぞれ形成する工程を
含むことを特徴としている。
２記載の半導体装置において、ソース層の下層には、ソ
ース層に接して拡散層が必要なだけ横方向に延ばされて
形成され、この延ばされた拡散層上部にソース電極取出
部が形成されているものである。請求項５の半導体装置
の製造方法は、半導体基板上に絶縁膜を形成する工程、
拡散層形成領域を残して絶縁膜上にレジストを塗布し、
不純物を拡散させて半導体基板の表層部に拡散層を形成
する工程、レジストを除去した後、残存した絶縁膜を横
方向に成長させる工程、ソース電極取出領域を残して前
記工程で成長させた絶縁膜上にレジストを塗布し、エッ
チングにより拡散層を露出させる工程、レジストを除去
した後、前記工程で露出させた拡散層を覆うよう、絶縁
膜上にポリシリコンを堆積させる工程、素子分離領域を
残してポリシリコン上にレジストを塗布し、エッチング
により成長絶縁膜を露出させて、ゲート電極取出部とソ
ース電極取出部とを分離して形成する工程、レジストを
除去した後、前記工程で露出させた成長絶縁膜を覆うよ
う、ゲート電極取出部およびソース電極取出部上に絶縁
膜を堆積させる工程、半導体素子動作領域を残して前記
工程で堆積された絶縁膜上にレジストを塗布し、エッチ
ングにより拡散層を露出させる工程、レジストを除去し
た後、熱酸化により前記工程で露出された拡散層上およ
びエッチング面側壁にゲート絶縁膜を形成する工程、拡
散層上のゲート絶縁膜を残して堆積絶縁膜およびエッチ
ング面側壁のゲート絶縁膜上にレジストを塗布し、エッ
チングにより拡散層上のゲート絶縁膜を除去して拡散層
を露出させる工程、前記工程で露出させた拡散層上に、
材料ガスを変えながら連続的にソース層、チャネル層お
よびドレイン層を縦方向に形成する工程、ドレイン層お
よび堆積絶縁膜上に絶縁膜をさらに堆積させる工程、ゲ
ート、ソース、ドレイン電極形成領域を残して前記工程
で堆積された絶縁膜上にレジストを塗布し、エッチング
によりゲート電極取出部、ソース電極取出部およびドレ
イン層を露出させる工程、ならびにゲート電極取出部上
にゲート電極を、ソース電極取出部上にソース電極を、
ドレイン層上にドレイン電極をそれぞれ形成する工程を
含むことを特徴としている。
【０００９】
【作用】上記請求項１の半導体装置では、半導体基板上
に、半導体素子の動作領域となるソース層、チャネル
層、ドレイン層を縦方向に形成して縦型ＭＯＳ構造の半
導体装置としているから、従来のように誤差を考慮して
スケーリングを実施することなく高集積化できる。そし
て、チャネル層を薄くすることで、容易に高速化が図れ
る。さらに、チャネル層を、ソース−ドレイン間で電子
を高速移動させる物質から構成しているので、さらなる
高速化が実現できる。
に、半導体素子の動作領域となるソース層、チャネル
層、ドレイン層を縦方向に形成して縦型ＭＯＳ構造の半
導体装置としているから、従来のように誤差を考慮して
スケーリングを実施することなく高集積化できる。そし
て、チャネル層を薄くすることで、容易に高速化が図れ
る。さらに、チャネル層を、ソース−ドレイン間で電子
を高速移動させる物質から構成しているので、さらなる
高速化が実現できる。
【００１０】請求項２の半導体装置では、半導体装置の
動作領域を縦型とし、１つのチャネル層に対して複数の
ゲート電極取出部を設けているから、１つの半導体素子
に対して複数のゲート電極を複数個設けることができ
る。このため、多数の半導体素子を用いてなる論理回路
等を、少ない半導体素子で構成することができる。請求
項３の半導体装置では、チャネル層の３側面を囲むよう
にゲート電極取出部を配置し、そのゲート電極取出部に
ゲート電極を接続しているから、ゲート電圧を３方から
印加できるので、半導体素子のサイズを小さくしても、
半導体素子のＳファクタのばらつきを抑えて、短チャネ
ル効果を抑制できる。このため、チャネル長を短くして
トランジスタのサイズを小さくすることができ、高集積
化に貢献するのみならず、素子の高速化が図れる。
動作領域を縦型とし、１つのチャネル層に対して複数の
ゲート電極取出部を設けているから、１つの半導体素子
に対して複数のゲート電極を複数個設けることができ
る。このため、多数の半導体素子を用いてなる論理回路
等を、少ない半導体素子で構成することができる。請求
項３の半導体装置では、チャネル層の３側面を囲むよう
にゲート電極取出部を配置し、そのゲート電極取出部に
ゲート電極を接続しているから、ゲート電圧を３方から
印加できるので、半導体素子のサイズを小さくしても、
半導体素子のＳファクタのばらつきを抑えて、短チャネ
ル効果を抑制できる。このため、チャネル長を短くして
トランジスタのサイズを小さくすることができ、高集積
化に貢献するのみならず、素子の高速化が図れる。
【００１１】請求項４の半導体装置では、拡散層をソー
ス層に接して必要なだけ横方向に延して形成し、この延
ばされた拡散層上部にソース電極取出部を形成している
から、半導体素子の動作領域の形状を四角形以上あるい
は円形等にすれば、さらにゲート電極取出部の数を４つ
以上に増加することができる。このため、１つの半導体
素子に対して４つ以上のゲート電極を形成することが可
能となり、１つの半導体素子で４ゲート以上の論理回路
を構成できる。
ス層に接して必要なだけ横方向に延して形成し、この延
ばされた拡散層上部にソース電極取出部を形成している
から、半導体素子の動作領域の形状を四角形以上あるい
は円形等にすれば、さらにゲート電極取出部の数を４つ
以上に増加することができる。このため、１つの半導体
素子に対して４つ以上のゲート電極を形成することが可
能となり、１つの半導体素子で４ゲート以上の論理回路
を構成できる。
【００１２】請求項５の製造方法では、半導体素子の動
作領域形成工程において、材料ガスを変えながらソース
層、チャネル層およびドレイン層を連続的に形成するの
で、ソース−チャネル−ドレインを一度のプロセスで形
成することができ、製造工程の簡略化につながる。ま
た、トランジスタの動作領域形成後の工程は高温処理し
ないので、チャネル層にソース−ドレイン間で電子を高
速移動させる物質を用いることができる。
作領域形成工程において、材料ガスを変えながらソース
層、チャネル層およびドレイン層を連続的に形成するの
で、ソース−チャネル−ドレインを一度のプロセスで形
成することができ、製造工程の簡略化につながる。ま
た、トランジスタの動作領域形成後の工程は高温処理し
ないので、チャネル層にソース−ドレイン間で電子を高
速移動させる物質を用いることができる。
【００１３】
【実施例】以下、本発明の一実施例を図１ないし図８に
基づいて詳述する。まず、本実施例の半導体装置の構造
について、図１を参照しつつ説明する。図１は本発明の
一実施例に係る半導体装置の断面図である。図１に示す
本実施例の半導体装置は、ＭＯＳ型トランジスタであっ
て、図の左側に新規な縦型構造をしたトランジスタの断
面が示されており、右側には左側のトランジスタのため
のソース電極取出部が示されている。
基づいて詳述する。まず、本実施例の半導体装置の構造
について、図１を参照しつつ説明する。図１は本発明の
一実施例に係る半導体装置の断面図である。図１に示す
本実施例の半導体装置は、ＭＯＳ型トランジスタであっ
て、図の左側に新規な縦型構造をしたトランジスタの断
面が示されており、右側には左側のトランジスタのため
のソース電極取出部が示されている。
【００１４】この縦型構造のＭＯＳ型トランジスタは、
図１の如く、Ｐ型シリコンからなる面方位（１００）の
半導体基板２０上に、トランジスタの動作領域となるソ
ース層２１、チャネル層２２およびドレイン層２３が順
次縦方向に形成され、半導体基板２０の表層部に、Ｎ+
型拡散層２４がソース層２１に接して必要なだけ横方向
（図において右側）に延ばされて形成されている。
図１の如く、Ｐ型シリコンからなる面方位（１００）の
半導体基板２０上に、トランジスタの動作領域となるソ
ース層２１、チャネル層２２およびドレイン層２３が順
次縦方向に形成され、半導体基板２０の表層部に、Ｎ+
型拡散層２４がソース層２１に接して必要なだけ横方向
（図において右側）に延ばされて形成されている。
【００１５】チャネル層２３は、ＳｉＧｅ等のソース−
ドレイン間で電子を高速移動させる物質からなる。チャ
ネル層２３の側壁には、酸化シリコンからなるゲート絶
縁膜２５が形成されており、このゲート絶縁膜２５を介
してポリシリコンからなる複数のゲート電極取出部２６
が接続されている。そして、ゲート電極取出部２６上に
は、コンタクトホール２７が形成されており、このコン
タクトホール２７を通じてゲート電極２８がゲート電極
取出部２６に接続されている。なお、図においては、左
側のゲート電極取出部２６に接続されるゲート電極は図
示されていない。
ドレイン間で電子を高速移動させる物質からなる。チャ
ネル層２３の側壁には、酸化シリコンからなるゲート絶
縁膜２５が形成されており、このゲート絶縁膜２５を介
してポリシリコンからなる複数のゲート電極取出部２６
が接続されている。そして、ゲート電極取出部２６上に
は、コンタクトホール２７が形成されており、このコン
タクトホール２７を通じてゲート電極２８がゲート電極
取出部２６に接続されている。なお、図においては、左
側のゲート電極取出部２６に接続されるゲート電極は図
示されていない。
【００１６】ドレイン層２３上には、コンタクトホール
２９が形成されており、このコンタクトホール２９を通
じてドレイン電極３０がドレイン層２３に接続されてい
る。拡散層２４の右側上部には、ポリシリコンからなる
ソース電極取出部３１が形成されている。そして、ソー
ス電極取出部３１上には、コンタクトホール３２が形成
されており、このコンタクトホール３２を通じてソース
電極３３がソース電極取出部３１に接続されている。
２９が形成されており、このコンタクトホール２９を通
じてドレイン電極３０がドレイン層２３に接続されてい
る。拡散層２４の右側上部には、ポリシリコンからなる
ソース電極取出部３１が形成されている。そして、ソー
ス電極取出部３１上には、コンタクトホール３２が形成
されており、このコンタクトホール３２を通じてソース
電極３３がソース電極取出部３１に接続されている。
【００１７】半導体基板２０と電極取出部２６，３１と
の間には、酸化シリコンからなる絶縁膜３４Ａが充たさ
れて絶縁されており、各電極２７，３０，３３の間に
は、酸化シリコンからなる絶縁膜３４Ｂ，３４Ｃが充た
されて絶縁されて絶縁されている。上記構成において、
半導体基板２０上に、トランジスタの動作領域となるソ
ース層２１、チャネル層２２、ドレイン層２３を縦方向
に形成して縦型ＭＯＳ構造のトランジスタとしているか
ら、従来のＭＯＳ型トランジスタのように誤差を考慮し
てスケーリングを実施することなく高集積化できる。そ
して、チャネル層２２を薄くすることで、容易に高速化
が図れる。さらに、チャネル層２２を、ＳｉＧｅ等のソ
ース−ドレイン間で電子を高速移動させる物質から構成
しているので、さらなる高速化が実現できる。
の間には、酸化シリコンからなる絶縁膜３４Ａが充たさ
れて絶縁されており、各電極２７，３０，３３の間に
は、酸化シリコンからなる絶縁膜３４Ｂ，３４Ｃが充た
されて絶縁されて絶縁されている。上記構成において、
半導体基板２０上に、トランジスタの動作領域となるソ
ース層２１、チャネル層２２、ドレイン層２３を縦方向
に形成して縦型ＭＯＳ構造のトランジスタとしているか
ら、従来のＭＯＳ型トランジスタのように誤差を考慮し
てスケーリングを実施することなく高集積化できる。そ
して、チャネル層２２を薄くすることで、容易に高速化
が図れる。さらに、チャネル層２２を、ＳｉＧｅ等のソ
ース−ドレイン間で電子を高速移動させる物質から構成
しているので、さらなる高速化が実現できる。
【００１８】また、トランジスタの動作領域を縦型する
ことで、１つのチャネル層２２に対して複数のゲート電
極取出部２６をゲート絶縁膜２５を介して接続すること
が可能となるから、１つのトランジスタに対して複数の
ゲート電極２８を複数個設けることができる。このた
め、多数のトランジスタを用いてなる論理回路等を、少
ないトランジスタで構成することができる。
ことで、１つのチャネル層２２に対して複数のゲート電
極取出部２６をゲート絶縁膜２５を介して接続すること
が可能となるから、１つのトランジスタに対して複数の
ゲート電極２８を複数個設けることができる。このた
め、多数のトランジスタを用いてなる論理回路等を、少
ないトランジスタで構成することができる。
【００１９】さらに、図７のように、チャネル層２２の
３つの側面を囲むようにゲート電極取出部２６を配置
し、そのゲート電極取出部２６にゲート電極２８を接続
すれば、ゲート電圧を３方から印加できるので、トラン
ジスタのサイズを小さくしても、トランジスタのＳファ
クタのばらつきを抑えることができ、短チャネル効果を
抑制できる。このため、チャネル長を短くしてトランジ
スタのサイズを小さくすることができ、高集積化に貢献
するのみならず、素子の高速化が図れる。
３つの側面を囲むようにゲート電極取出部２６を配置
し、そのゲート電極取出部２６にゲート電極２８を接続
すれば、ゲート電圧を３方から印加できるので、トラン
ジスタのサイズを小さくしても、トランジスタのＳファ
クタのばらつきを抑えることができ、短チャネル効果を
抑制できる。このため、チャネル長を短くしてトランジ
スタのサイズを小さくすることができ、高集積化に貢献
するのみならず、素子の高速化が図れる。
【００２０】さらにまた、拡散層２４をソース層２１に
接して必要なだけ横方向に延して形成し、この延ばされ
た拡散層２４上部にソース電極取出部３１を形成してい
るから、図８に示すように、１つのトランジスタに対し
て４つのゲート電極取出部２６を形成することが可能と
なり、４ゲート論理回路を構成できる。また、トランジ
スタの動作領域を多角形、円形等にすれば、さらにゲー
トの数を増加することができる。
接して必要なだけ横方向に延して形成し、この延ばされ
た拡散層２４上部にソース電極取出部３１を形成してい
るから、図８に示すように、１つのトランジスタに対し
て４つのゲート電極取出部２６を形成することが可能と
なり、４ゲート論理回路を構成できる。また、トランジ
スタの動作領域を多角形、円形等にすれば、さらにゲー
トの数を増加することができる。
【００２１】次に、上記半導体装置の製造方法につい
て、図２ないし図６を参照しつつ説明する。図２ないし
図６は半導体装置の製造方法を工程順に示す断面図であ
る。まず、図２（ａ）のように、熱酸化により、Ｐ型シ
リコンからなる面方位（１００）の半導体基板２０上に
酸化シリコンからなる絶縁膜３４Ａを形成する。このと
きの酸化温度を例えば９００℃、酸化時間を例えば３０
分とすれば、絶縁膜３４Ａの膜厚は１０００Åとなる。
て、図２ないし図６を参照しつつ説明する。図２ないし
図６は半導体装置の製造方法を工程順に示す断面図であ
る。まず、図２（ａ）のように、熱酸化により、Ｐ型シ
リコンからなる面方位（１００）の半導体基板２０上に
酸化シリコンからなる絶縁膜３４Ａを形成する。このと
きの酸化温度を例えば９００℃、酸化時間を例えば３０
分とすれば、絶縁膜３４Ａの膜厚は１０００Åとなる。
【００２２】そして、図２（ｂ）のように、拡散層形成
領域を残して絶縁膜３４Ａ上にレジスト３６を塗布し、
例えば注入エネルギー５０ｋｅＶでＡｓ+ （３×１０15
ｃｍ -2）を注入拡散させて、半導体基板２０の表層部
に、隣接するトランジスタへの配線、電極の取り出しを
すべく、Ｎ+ 型拡散層２４を必要なだけ横方向に延して
形成する。
領域を残して絶縁膜３４Ａ上にレジスト３６を塗布し、
例えば注入エネルギー５０ｋｅＶでＡｓ+ （３×１０15
ｃｍ -2）を注入拡散させて、半導体基板２０の表層部
に、隣接するトランジスタへの配線、電極の取り出しを
すべく、Ｎ+ 型拡散層２４を必要なだけ横方向に延して
形成する。
【００２３】次に、図２（ｃ）のように、レジスト３６
を除去した後、熱酸化により絶縁膜３４Ａを縦方向に成
長させる。このときの酸化温度を例えば９００℃、酸化
時間を例えば３０分とすれば、絶縁膜３４Ａは成長した
結果、その膜厚は２０００Åとなる。その後、図２
（ｄ）のように、絶縁膜３４Ａ上にレジスト３７を塗布
した後、ＨＦにてソース電極取出領域部の絶縁膜３４Ａ
をエッチングを行い、拡散層２４を露出させる。
を除去した後、熱酸化により絶縁膜３４Ａを縦方向に成
長させる。このときの酸化温度を例えば９００℃、酸化
時間を例えば３０分とすれば、絶縁膜３４Ａは成長した
結果、その膜厚は２０００Åとなる。その後、図２
（ｄ）のように、絶縁膜３４Ａ上にレジスト３７を塗布
した後、ＨＦにてソース電極取出領域部の絶縁膜３４Ａ
をエッチングを行い、拡散層２４を露出させる。
【００２４】しかる後、図３（ａ）のように、レジスト
３７を除去した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、図２（ｄ）の
工程で露出させた拡散層２４を覆うよう、絶縁膜３４Ａ
上にＮ+ ポリシリコン３８を堆積させる。このとき、反
応ガスにＳｉＨ4 ＋ＰＨ3 を使用し、気相成長温度を例
えば６５０℃、気相成長時間を例えば１５分とすれば、
ポリシリコン３８の堆積厚は４０００Åとなる。
３７を除去した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、図２（ｄ）の
工程で露出させた拡散層２４を覆うよう、絶縁膜３４Ａ
上にＮ+ ポリシリコン３８を堆積させる。このとき、反
応ガスにＳｉＨ4 ＋ＰＨ3 を使用し、気相成長温度を例
えば６５０℃、気相成長時間を例えば１５分とすれば、
ポリシリコン３８の堆積厚は４０００Åとなる。
【００２５】そして、図３（ｂ）のように、素子分離領
域を残してポリシリコン３８上にレジスト３９を塗布
し、反応ガスＣＨ4 を使用してＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりにより絶縁膜３４
Ａを露出させて、ゲート電極取出部２６とソース電極取
出部３１とを分離して形成する。次に、図３（ｃ）のよ
うに、レジスト３９を除去した後、ＣＶＤ法により、前
工程で露出させた絶縁膜３４Ａを覆うよう、ゲート電極
取出部２６およびソース電極取出部３１上に酸化シリコ
ンからなる絶縁膜３４Ｂを堆積させる。このとき、反応
ガスにＳｉＨ4 ＋Ｏ2 を使用し、気相成長温度を例えば
４５０℃、気相成長時間を例えば５分とすれば、絶縁膜
３４Ｂの堆積厚は５０００Åとなる。
域を残してポリシリコン３８上にレジスト３９を塗布
し、反応ガスＣＨ4 を使用してＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりにより絶縁膜３４
Ａを露出させて、ゲート電極取出部２６とソース電極取
出部３１とを分離して形成する。次に、図３（ｃ）のよ
うに、レジスト３９を除去した後、ＣＶＤ法により、前
工程で露出させた絶縁膜３４Ａを覆うよう、ゲート電極
取出部２６およびソース電極取出部３１上に酸化シリコ
ンからなる絶縁膜３４Ｂを堆積させる。このとき、反応
ガスにＳｉＨ4 ＋Ｏ2 を使用し、気相成長温度を例えば
４５０℃、気相成長時間を例えば５分とすれば、絶縁膜
３４Ｂの堆積厚は５０００Åとなる。
【００２６】その後、図４（ａ）のように、トランジス
タの動作領域を残して絶縁膜３４Ｂ上にレジスト４０を
塗布し、ＲＩＥにより拡散層２４を露出させる。しかる
後、図４（ｂ）のように、レジスト４０を除去した後、
熱酸化により絶縁膜３４Ａ，３４Ｂを成長させて、図４
（ａ）の工程で露出された拡散層２４上およびエッチン
グ面側壁に酸化シリコンからなるゲート絶縁膜２５を形
成する。このときの酸化温度を例えば９００℃、酸化時
間を例えば５分とすれば、ゲート絶縁膜２５の膜厚は２
５０Åとなる。
タの動作領域を残して絶縁膜３４Ｂ上にレジスト４０を
塗布し、ＲＩＥにより拡散層２４を露出させる。しかる
後、図４（ｂ）のように、レジスト４０を除去した後、
熱酸化により絶縁膜３４Ａ，３４Ｂを成長させて、図４
（ａ）の工程で露出された拡散層２４上およびエッチン
グ面側壁に酸化シリコンからなるゲート絶縁膜２５を形
成する。このときの酸化温度を例えば９００℃、酸化時
間を例えば５分とすれば、ゲート絶縁膜２５の膜厚は２
５０Åとなる。
【００２７】そして、図４（ｃ）のように、拡散層２４
上のゲート絶縁膜２５を残して絶縁膜３４Ｂおよびエッ
チング面側壁のゲート絶縁膜２５上にレジスト４１を塗
布し、ＨＦにより拡散層２４上のゲート絶縁膜２５をエ
ッチング除去して拡散層２４を露出させる。次に、図５
（ａ）のように、図４（ｃ）の工程で露出させた拡散層
２４上に、ガスリースＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａｘｙ）により、材料ガスを変えなが
ら連続的にソース層２１、チャネル層２２およびドレイ
ン層２３を縦方向に形成する。すなわち、ソース−チャ
ネル−ドレインをＮＰＮ構造とする場合には、ＰＨ3 、
Ｂ2 Ｈ6 、ＰＨ3 の順で材料ガスを変え、ソース−チャ
ネル−ドレインをＰＮＰ構造とする場合には、Ｂ
2 Ｈ6 、ＰＨ3 、Ｂ2 Ｈ6 の順で材料ガスを変える。こ
のとき、ソース−ドレイン間で移動する電子の移動速度
を上げるため、チャネル形成時に例えばＧｅＨ4 を導入
し、チャネル層２２をＳｉＧｅ層とする。そして、ゲー
ト酸化膜２５とチャネル層２２との非接触を防止するた
め熱酸化を行い、ゲート酸化膜２５とチャネル層２２と
を均一に接合させる。このときの酸化温度は例えば８０
０℃、酸化時間は例えば１０分である。
上のゲート絶縁膜２５を残して絶縁膜３４Ｂおよびエッ
チング面側壁のゲート絶縁膜２５上にレジスト４１を塗
布し、ＨＦにより拡散層２４上のゲート絶縁膜２５をエ
ッチング除去して拡散層２４を露出させる。次に、図５
（ａ）のように、図４（ｃ）の工程で露出させた拡散層
２４上に、ガスリースＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａｘｙ）により、材料ガスを変えなが
ら連続的にソース層２１、チャネル層２２およびドレイ
ン層２３を縦方向に形成する。すなわち、ソース−チャ
ネル−ドレインをＮＰＮ構造とする場合には、ＰＨ3 、
Ｂ2 Ｈ6 、ＰＨ3 の順で材料ガスを変え、ソース−チャ
ネル−ドレインをＰＮＰ構造とする場合には、Ｂ
2 Ｈ6 、ＰＨ3 、Ｂ2 Ｈ6 の順で材料ガスを変える。こ
のとき、ソース−ドレイン間で移動する電子の移動速度
を上げるため、チャネル形成時に例えばＧｅＨ4 を導入
し、チャネル層２２をＳｉＧｅ層とする。そして、ゲー
ト酸化膜２５とチャネル層２２との非接触を防止するた
め熱酸化を行い、ゲート酸化膜２５とチャネル層２２と
を均一に接合させる。このときの酸化温度は例えば８０
０℃、酸化時間は例えば１０分である。
【００２８】その後、図５（ｂ）のように、ＣＶＤ法に
よりドレイン層２３および絶縁膜３４Ｂ上に酸化シリコ
ンからなる絶縁膜３４Ｃをさらに堆積させる。このと
き、反応ガスにＳｉＨ4 ＋Ｏ2 を使用し、気相成長温度
を例えば４５０℃、気相成長時間を例えば５分とすれ
ば、絶縁膜３４Ｃの膜厚は５０００Åとなる。しかる
後、図５（ｃ）のように、ゲート、ソース、ドレイン電
極形成領域を残して絶縁膜３４Ｃ上にレジスト４２を塗
布し、ＲＩＥによりコンタクトホール２７，２９，３２
を形成し、ゲート電極取出部２６、ソース電極取出部３
１およびドレイン層２３を露出させる。
よりドレイン層２３および絶縁膜３４Ｂ上に酸化シリコ
ンからなる絶縁膜３４Ｃをさらに堆積させる。このと
き、反応ガスにＳｉＨ4 ＋Ｏ2 を使用し、気相成長温度
を例えば４５０℃、気相成長時間を例えば５分とすれ
ば、絶縁膜３４Ｃの膜厚は５０００Åとなる。しかる
後、図５（ｃ）のように、ゲート、ソース、ドレイン電
極形成領域を残して絶縁膜３４Ｃ上にレジスト４２を塗
布し、ＲＩＥによりコンタクトホール２７，２９，３２
を形成し、ゲート電極取出部２６、ソース電極取出部３
１およびドレイン層２３を露出させる。
【００２９】そして、図６（ａ）のように、レジスト４
２を除去した後、スパッタリングにより、コンタクトホ
ール２７，２９，３２を埋めるよう、絶縁膜３５Ｃ上に
アルミニウム等の導電性薄膜４３を蒸着する。導電性薄
膜４３の膜厚は例えば１０００Åである。最後に、図６
（ｂ）のように、導電性薄膜４３をパターニングして、
ゲート電極取出部２６上にゲート電極２８を、ソース電
極取出部３１上にソース電極３３を、ドレイン層２３上
にドレイン電極３０をそれぞれ設ける。
２を除去した後、スパッタリングにより、コンタクトホ
ール２７，２９，３２を埋めるよう、絶縁膜３５Ｃ上に
アルミニウム等の導電性薄膜４３を蒸着する。導電性薄
膜４３の膜厚は例えば１０００Åである。最後に、図６
（ｂ）のように、導電性薄膜４３をパターニングして、
ゲート電極取出部２６上にゲート電極２８を、ソース電
極取出部３１上にソース電極３３を、ドレイン層２３上
にドレイン電極３０をそれぞれ設ける。
【００３０】このように、図５（ａ）のトランジスタの
動作領域形成工程において、材料ガスを変えながらソー
ス層２１、チャネル層２２およびドレイン層２３を連続
的に形成するので、ソース−チャネル−ドレインを一度
のプロセスで形成することができ、製造工程の簡略化に
つながる。また、トランジスタの動作領域形成後の工程
は高温処理しないので、チャネル層２２にＳｉＧｅ等の
ソース−ドレイン間で電子を高速移動させる物質を用い
ることができる。
動作領域形成工程において、材料ガスを変えながらソー
ス層２１、チャネル層２２およびドレイン層２３を連続
的に形成するので、ソース−チャネル−ドレインを一度
のプロセスで形成することができ、製造工程の簡略化に
つながる。また、トランジスタの動作領域形成後の工程
は高温処理しないので、チャネル層２２にＳｉＧｅ等の
ソース−ドレイン間で電子を高速移動させる物質を用い
ることができる。
【００３１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
【００３２】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１の半導体装置によると、従来のように誤差を考慮
してスケーリングを実施することなく高集積化でき、ま
たチャネル層を薄くすることで、容易に高速化が図れ
る。しかも、チャネル層を、ソース−ドレイン間で電子
を高速移動させる物質から構成しているので、さらなる
高速化が実現できる。
求項１の半導体装置によると、従来のように誤差を考慮
してスケーリングを実施することなく高集積化でき、ま
たチャネル層を薄くすることで、容易に高速化が図れ
る。しかも、チャネル層を、ソース−ドレイン間で電子
を高速移動させる物質から構成しているので、さらなる
高速化が実現できる。
【００３３】請求項２の半導体装置によると、多数の半
導体素子を用いてなる論理回路等を、少ない半導体素子
で構成することができる。請求項３の半導体装置による
と、ゲート電圧を３方から印加できるので、半導体素子
のサイズを小さくしても、半導体素子のＳファクタのば
らつきを抑えて、短チャネル効果を抑制できる。このた
め、チャネル長を短くしてトランジスタのサイズを小さ
くすることができ、高集積化に貢献するのみならず、素
子の高速化が図れる。
導体素子を用いてなる論理回路等を、少ない半導体素子
で構成することができる。請求項３の半導体装置による
と、ゲート電圧を３方から印加できるので、半導体素子
のサイズを小さくしても、半導体素子のＳファクタのば
らつきを抑えて、短チャネル効果を抑制できる。このた
め、チャネル長を短くしてトランジスタのサイズを小さ
くすることができ、高集積化に貢献するのみならず、素
子の高速化が図れる。
【００３４】請求項４による半導体装置によると、半導
体素子の動作領域の形状を四角形以上あるいは円形等に
すれば、さらにゲート電極取出部の数を４つ以上に増加
することができる。このため、１つの半導体素子に対し
て４つ以上のゲート電極を形成することが可能となり、
１つの半導体素子で４ゲート以上の論理回路を構成でき
る。
体素子の動作領域の形状を四角形以上あるいは円形等に
すれば、さらにゲート電極取出部の数を４つ以上に増加
することができる。このため、１つの半導体素子に対し
て４つ以上のゲート電極を形成することが可能となり、
１つの半導体素子で４ゲート以上の論理回路を構成でき
る。
【００３５】請求項５による製造方法によると、半導体
素子の動作領域形成時に、材料ガスソース−チャネル−
ドレインを一度のプロセスで形成することができ、製造
工程の簡略化につながる。また、トランジスタの動作領
域形成後の工程は高温処理しないので、チャネル層にソ
ース−ドレイン間で電子を高速移動させる物質を用いる
ことができる。
素子の動作領域形成時に、材料ガスソース−チャネル−
ドレインを一度のプロセスで形成することができ、製造
工程の簡略化につながる。また、トランジスタの動作領
域形成後の工程は高温処理しないので、チャネル層にソ
ース−ドレイン間で電子を高速移動させる物質を用いる
ことができる。
【図１】本発明の一実施例に係る半導体装置の断面図で
ある。
ある。
【図２】半導体装置の製造方法を工程順に示す断面図で
ある。
ある。
【図３】同じく図２のつづきを工程順に示す断面図であ
る。
る。
【図４】同じく図３のつづきを工程順に示す断面図であ
る。
る。
【図５】同じく図４のつづきを工程順に示す断面図であ
る。
る。
【図６】同じく図５のつづきを工程順に示す断面図であ
る。
る。
【図７】チャネル層の３つの側面を囲むようにゲート電
極取出部を配置し、そのゲート電極取出部にゲート電極
を接続した場合のソース電極、ドレイン電極およびゲー
ト電極の配置を示す図である。
極取出部を配置し、そのゲート電極取出部にゲート電極
を接続した場合のソース電極、ドレイン電極およびゲー
ト電極の配置を示す図である。
【図８】ソース層に接して必要なだけ横方向に延ばされ
拡散層上部にソース電極取出部を形成し、１つのチャネ
ル層に対してゲート電極取出部が４個設けた場合のソー
ス電極、ドレイン電極およびゲート電極の配置を示す図
である。
拡散層上部にソース電極取出部を形成し、１つのチャネ
ル層に対してゲート電極取出部が４個設けた場合のソー
ス電極、ドレイン電極およびゲート電極の配置を示す図
である。
【図９】従来の半導体装置の断面図である。
２０ シリコン基板 ２１ ソース層 ２２ チャネル層 ２３ ドレイン層 ２４ 拡散層 ２５ ゲート絶縁膜 ２６ ゲート電極取出部 ２７，２９，３２ コンタクトホール ２８ ゲート電極 ３０ ドレイン電極 ３１ ソース電極取出部 ３３ ソース電極 ３４Ａ，３４Ｂ，３５Ｃ 絶縁膜 ３７，３９，４０，４１，４２ レジスト ３８ ポリシリコン ４３ 導電性薄膜
Claims (5)
- 【請求項１】半導体基板に、半導体素子の動作領域とな
るソース層、チャネル層およびドレイン層が縦方向に形
成され、前記チャネル層は、ソース層とドレイン層と間
で電子を高速移動させる物質からなり、該チャネル層の
側壁にゲート絶縁膜が形成され、該ゲート絶縁膜を介し
てチャネル層と接続するようゲート電極取出部が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、１つ
のチャネル層に対してゲート電極取出部が複数個設けら
れ、各ゲート電極取出部にそれぞれゲート電極が接続さ
れいることを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、チャ
ネル層の３つの側面を囲むようにゲート電極取出部が配
置され、そのゲート電極取出部にゲート電極が接続され
ていることを特徴とする半導体装置。 - 【請求項４】請求項１または２記載の半導体装置におい
て、ソース層の下層には、ソース層に接して拡散層が必
要なだけ横方向に延ばされて形成され、この延ばされた
拡散層上部にソース電極取出部が形成されていることを
特徴とする半導体装置。 - 【請求項５】半導体基板上に絶縁膜を形成する工程、 拡散層形成領域を残して絶縁膜上にレジストを塗布し、
不純物を拡散させて半導体基板の表層部に拡散層を形成
する工程、 レジストを除去した後、残存した絶縁膜を横方向に成長
させる工程、 ソース電極取出領域を残して前記工程で成長させた絶縁
膜上にレジストを塗布し、エッチングにより拡散層を露
出させる工程、 レジストを除去した後、前記工程で露出させた拡散層を
覆うよう、絶縁膜上にポリシリコンを堆積させる工程、 素子分離領域を残してポリシリコン上にレジストを塗布
し、エッチングにより成長絶縁膜を露出させて、ゲート
電極取出部とソース電極取出部とを分離して形成する工
程、 レジストを除去した後、前記工程で露出させた成長絶縁
膜を覆うよう、ゲート電極取出部およびソース電極取出
部上に絶縁膜を堆積させる工程、 半導体素子動作領域を残して前記工程で堆積された絶縁
膜上にレジストを塗布し、エッチングにより拡散層を露
出させる工程、 レジストを除去した後、熱酸化により前記工程で露出さ
れた拡散層上およびエッチング面側壁にゲート絶縁膜を
形成する工程、 拡散層上のゲート絶縁膜を残して堆積絶縁膜およびエッ
チング面側壁のゲート絶縁膜上にレジストを塗布し、エ
ッチングにより拡散層上のゲート絶縁膜を除去して拡散
層を露出させる工程、 前記工程で露出させた拡散層上に、材料ガスを変えなが
ら連続的にソース層、チャネル層およびドレイン層を縦
方向に形成する工程、 ドレイン層および堆積絶縁膜上に絶縁膜をさらに堆積さ
せる工程、 ゲート、ソース、ドレイン電極形成領域を残して前記工
程で堆積された絶縁膜上にレジストを塗布し、エッチン
グによりゲート電極取出部、ソース電極取出部およびド
レイン層を露出させる工程、ならびにゲート電極取出部
上にゲート電極を、ソース電極取出部上にソース電極
を、ドレイン層上にドレイン電極をそれぞれ形成する工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042692A JPH05267678A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042692A JPH05267678A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267678A true JPH05267678A (ja) | 1993-10-15 |
Family
ID=13141889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042692A Pending JPH05267678A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267678A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181309A (ja) * | 1995-12-26 | 1997-07-11 | Matsushita Electric Ind Co Ltd | 縦型電界効果トランジスタ及びその製造方法 |
| EP0860884A3 (en) * | 1997-02-19 | 1999-03-31 | International Business Machines Corporation | Vertical junction field effect transistors |
| KR100572647B1 (ko) * | 1998-08-28 | 2006-04-24 | 루센트 테크놀러지스 인크 | 수직 트랜지스터 제조 프로세스 |
| JP2008516454A (ja) * | 2004-10-07 | 2008-05-15 | フェアチャイルド・セミコンダクター・コーポレーション | バンドギャップが改善されたｍｏｓゲートパワートランジスタ |
| WO2008123491A1 (ja) * | 2007-03-30 | 2008-10-16 | Nec Corporation | 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法 |
| JP2009094364A (ja) * | 2007-10-10 | 2009-04-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-03-17 JP JP6042692A patent/JPH05267678A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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