JPH05267655A - ゲートオーバーラップｌｄｄ構成体製造方法 - Google Patents
ゲートオーバーラップｌｄｄ構成体製造方法Info
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- JPH05267655A JPH05267655A JP4338221A JP33822192A JPH05267655A JP H05267655 A JPH05267655 A JP H05267655A JP 4338221 A JP4338221 A JP 4338221A JP 33822192 A JP33822192 A JP 33822192A JP H05267655 A JPH05267655 A JP H05267655A
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Abstract
(57)【要約】 （修正有）
【目的】ゲートオーバーラップＬＤＤ構成体の逆Ｔ形状
で４層からなるゲート電極を形成する製造方法が提供さ
れる。 【構成】基板１０上に酸化物層１４を形成しその上に第
一ポリシリコン層を形成し、その上に第一導電層１６を
形成する。次に層１６上に第二ポリシリコン層を形成
し、その上に第二導電層１８を形成する。次に、ポリシ
リコン層をエッチングして下側に存在する層１６の一部
を露出させる。軽度にドープしたドレイン領域を層１８
及びポリシリコン層と隣接して基板内に形成する。層１
８及びポリシリコン層の側部上及び層１６の上部上に側
壁酸化物スペーサを形成する。層１６及びポリシリコン
層をエッチングして下側に存在する酸化物層の一部を露
出させる。層１６及びポリシリコン層に隣接し基板内に
ソース／ドレイン領域を形成する。
で４層からなるゲート電極を形成する製造方法が提供さ
れる。 【構成】基板１０上に酸化物層１４を形成しその上に第
一ポリシリコン層を形成し、その上に第一導電層１６を
形成する。次に層１６上に第二ポリシリコン層を形成
し、その上に第二導電層１８を形成する。次に、ポリシ
リコン層をエッチングして下側に存在する層１６の一部
を露出させる。軽度にドープしたドレイン領域を層１８
及びポリシリコン層と隣接して基板内に形成する。層１
８及びポリシリコン層の側部上及び層１６の上部上に側
壁酸化物スペーサを形成する。層１６及びポリシリコン
層をエッチングして下側に存在する酸化物層の一部を露
出させる。層１６及びポリシリコン層に隣接し基板内に
ソース／ドレイン領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、さらに詳細には、改良したゲー
トオーバーラップＬＤＤ（軽度にドープしたドレイン）
構成体の製造方法及びその方法により製造された構成体
に関するものである。
に関するものであって、さらに詳細には、改良したゲー
トオーバーラップＬＤＤ（軽度にドープしたドレイン）
構成体の製造方法及びその方法により製造された構成体
に関するものである。
【０００２】
【従来の技術】サブミクロンの特徴寸法を達成するため
に半導体集積回路の小型化の傾向が継続すると、集積密
度が重要となる。
に半導体集積回路の小型化の傾向が継続すると、集積密
度が重要となる。
【０００３】一個のチップの上に製造することが可能な
コンポーネントの数は、種々のコンポーネント即ち構成
要素の水平方向の寸法を減少させることにより増加させ
ることが可能である。しかしながら、水平方向の寸法
は、コンポーネントの垂直方向の寸法において対応する
減少を発生させることなしにスケールダウン即ち縮少さ
せることはできない。
コンポーネントの数は、種々のコンポーネント即ち構成
要素の水平方向の寸法を減少させることにより増加させ
ることが可能である。しかしながら、水平方向の寸法
は、コンポーネントの垂直方向の寸法において対応する
減少を発生させることなしにスケールダウン即ち縮少さ
せることはできない。
【０００４】従来技術において、トランジスタの寸法を
スケールダウン即ち縮小するためのいくつかの手法が提
案されている。
スケールダウン即ち縮小するためのいくつかの手法が提
案されている。
【０００５】トランジスタの寸法をスケールダウンする
一つの手法は、同一の係数ですべての寸法を減少させる
ことである。ソース／ドレイン領域の深さを包含してす
べての寸法を減少させると、ソース／ドレイン領域にお
けるドーパントの表面濃度が減少する。この手法は、ト
ランジスタの製造において、より詳細には、ソース／ド
レイン領域の電気的特性において問題を発生させる場合
がある。このようなソース／ドレイン深さの接合がより
浅くなると共にドーパント濃度が減少すると、ソース／
ドレイン領域の固有抵抗が不所望に増加する。別の手法
は、水平方向の寸法を減少するが、接合深さ及び元のド
ーパント濃度を維持するものである。しかしながら、こ
の方法では、許容できない短チャンネルとなる場合があ
る。別の手法は、ソース／ドレイン領域の接合深さを減
少し、ドーパント濃度を増加させることである。この方
法は、ソース／ドレイン領域の許容可能な固有抵抗を与
えることが可能である。しかしながら、ドーパント勾配
はより浅い接合において、より高く、より大きな電界を
発生する。このような効果は、「ホットエレクトロン」
問題が原因であり、その問題はトランジスタを劣化させ
かつ信頼性の問題を発生させる。
一つの手法は、同一の係数ですべての寸法を減少させる
ことである。ソース／ドレイン領域の深さを包含してす
べての寸法を減少させると、ソース／ドレイン領域にお
けるドーパントの表面濃度が減少する。この手法は、ト
ランジスタの製造において、より詳細には、ソース／ド
レイン領域の電気的特性において問題を発生させる場合
がある。このようなソース／ドレイン深さの接合がより
浅くなると共にドーパント濃度が減少すると、ソース／
ドレイン領域の固有抵抗が不所望に増加する。別の手法
は、水平方向の寸法を減少するが、接合深さ及び元のド
ーパント濃度を維持するものである。しかしながら、こ
の方法では、許容できない短チャンネルとなる場合があ
る。別の手法は、ソース／ドレイン領域の接合深さを減
少し、ドーパント濃度を増加させることである。この方
法は、ソース／ドレイン領域の許容可能な固有抵抗を与
えることが可能である。しかしながら、ドーパント勾配
はより浅い接合において、より高く、より大きな電界を
発生する。このような効果は、「ホットエレクトロン」
問題が原因であり、その問題はトランジスタを劣化させ
かつ信頼性の問題を発生させる。
【０００６】トランジスタのスケーリング問題に対する
公知の解決方法は軽度にドープしたドレイン即ちＬＤＤ
領域を形成するものである。ＬＤＤ構成体は、ソース／
ドレイン領域を形成する場合に二つの注入ステップを使
用することにより形成する。ゲート電極を形成したのち
に、Ｎ型ドーパントでの第一注入を行って軽度にドープ
した非常に浅いソース／ドレインを形成する。ゲート電
極の側部に沿って側壁酸化物スペーサを形成する。つい
で、ソース／ドレイン領域内に大きなドーズのドーパン
トで第二注入を行う。この第二注入は、これらの領域に
おける固有抵抗を減少させるために行う。このより高い
濃度の注入はゲート及び側壁酸化物スペーサによりマス
クされる。従って、ゲートに隣接したソース／ドレイン
領域は軽度にドープされ、かつ側壁酸化物スペーサに隣
接した領域は高度にドープされる。
公知の解決方法は軽度にドープしたドレイン即ちＬＤＤ
領域を形成するものである。ＬＤＤ構成体は、ソース／
ドレイン領域を形成する場合に二つの注入ステップを使
用することにより形成する。ゲート電極を形成したのち
に、Ｎ型ドーパントでの第一注入を行って軽度にドープ
した非常に浅いソース／ドレインを形成する。ゲート電
極の側部に沿って側壁酸化物スペーサを形成する。つい
で、ソース／ドレイン領域内に大きなドーズのドーパン
トで第二注入を行う。この第二注入は、これらの領域に
おける固有抵抗を減少させるために行う。このより高い
濃度の注入はゲート及び側壁酸化物スペーサによりマス
クされる。従って、ゲートに隣接したソース／ドレイン
領域は軽度にドープされ、かつ側壁酸化物スペーサに隣
接した領域は高度にドープされる。
【０００７】側壁酸化物スペーサを使用してＬＤＤ構成
体を形成する場合に問題が発生した。ゲート電極の直下
でないＬＤＤ構成体の上部上に負の電荷が蓄積する場合
がある。Ｔｉａｏ−ｙｕａｎ Ｈｕａｎｇ ｅｔ ａ
ｌ．著「逆Ｔゲート構成体を有する新規なサブミクロン
ＬＤＤトランジスタ（Ａ Ｎｏｖｅｌ Ｓｕｂｍｉｃｒ
ｏｎ ＬＤＤ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｉｎ
ｖｅｒｓｅ−Ｔ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ）」、
１９８６年、ＩＥＤＭ、７４２−７４５頁の文献に報告
されている如く、ＬＤＤ領域はトラップされた負の電荷
により、涸渇される場合がある。従って、ソース／ドレ
イン抵抗が上昇し、トランジスタの劣化割合を早めるこ
ととなる場合がある。
体を形成する場合に問題が発生した。ゲート電極の直下
でないＬＤＤ構成体の上部上に負の電荷が蓄積する場合
がある。Ｔｉａｏ−ｙｕａｎ Ｈｕａｎｇ ｅｔ ａ
ｌ．著「逆Ｔゲート構成体を有する新規なサブミクロン
ＬＤＤトランジスタ（Ａ Ｎｏｖｅｌ Ｓｕｂｍｉｃｒ
ｏｎ ＬＤＤ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｉｎ
ｖｅｒｓｅ−Ｔ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ）」、
１９８６年、ＩＥＤＭ、７４２−７４５頁の文献に報告
されている如く、ＬＤＤ領域はトラップされた負の電荷
により、涸渇される場合がある。従って、ソース／ドレ
イン抵抗が上昇し、トランジスタの劣化割合を早めるこ
ととなる場合がある。
【０００８】上述した文献は、酸化物側壁「スペーサ誘
発型劣化」を除去するために逆ＴＬＤＤトランジスタを
提案している。ゲート形成において、ポリシリコンゲー
トは、従来のＬＤＤトランジスタにおける如くゲート酸
化物層に到達するまでエッチングする代りに、部分的に
エッチングするに過ぎない。酸化物層上に薄いポリシリ
コン層を残存させる。第一注入を行ってＮ- ＬＤＤ領域
を形成する。ポリシリコンゲートの側壁に沿ってかつ該
ゲートに隣接するポリシリコンの薄い層の上部上に側壁
酸化物スペーサを形成する。次いで、残存する薄いポリ
シリコン層を除去し、且つ第二の高度の注入を行って該
スペーサをマスクとして使用しソース／ドレイン領域を
形成する。従って、ソース／ドレイン領域は逆Ｔ形状を
有するゲートに対して自己整合される。
発型劣化」を除去するために逆ＴＬＤＤトランジスタを
提案している。ゲート形成において、ポリシリコンゲー
トは、従来のＬＤＤトランジスタにおける如くゲート酸
化物層に到達するまでエッチングする代りに、部分的に
エッチングするに過ぎない。酸化物層上に薄いポリシリ
コン層を残存させる。第一注入を行ってＮ- ＬＤＤ領域
を形成する。ポリシリコンゲートの側壁に沿ってかつ該
ゲートに隣接するポリシリコンの薄い層の上部上に側壁
酸化物スペーサを形成する。次いで、残存する薄いポリ
シリコン層を除去し、且つ第二の高度の注入を行って該
スペーサをマスクとして使用しソース／ドレイン領域を
形成する。従って、ソース／ドレイン領域は逆Ｔ形状を
有するゲートに対して自己整合される。
【０００９】このＬＤＤ領域を形成するプロセスは装置
の信頼性を増加させ且つ「スペーサ誘発型劣化」を除去
するものであるが、このプロセスは本質的に製造上の制
限を有している。ポリシリコン層を介して部分的にエッ
チングする方法は所望の構成及び厚さの両方を得る為に
制御を行うことが困難である。従って、所望の構成及び
厚さを有する信頼性のある逆Ｔトランジスタを形成する
方法を提供することが望まれている。さらに、このよう
な技術が、チャンネル電界を減少し且つ「スペーサ誘発
型劣化」を除去するものであることが望ましい。さら
に、このような技術が、処理の複雑性を増加させること
なしに、標準的な集積回路製造処理の流れと共に、使用
すべく容易に適合可能であることが望ましい。
の信頼性を増加させ且つ「スペーサ誘発型劣化」を除去
するものであるが、このプロセスは本質的に製造上の制
限を有している。ポリシリコン層を介して部分的にエッ
チングする方法は所望の構成及び厚さの両方を得る為に
制御を行うことが困難である。従って、所望の構成及び
厚さを有する信頼性のある逆Ｔトランジスタを形成する
方法を提供することが望まれている。さらに、このよう
な技術が、チャンネル電界を減少し且つ「スペーサ誘発
型劣化」を除去するものであることが望ましい。さら
に、このような技術が、処理の複雑性を増加させること
なしに、標準的な集積回路製造処理の流れと共に、使用
すべく容易に適合可能であることが望ましい。
【００１０】
【課題を解決するための手段】本発明は、基板上に酸化
物層を形成することにより、集積回路の製造方法及びそ
の方法により製造された集積回路に組み込むことが可能
である。逆Ｔ形状で酸化物層上に４層積層型ゲート電極
を形成する。第一導電層が、下側に存在する酸化物層の
一部の上側に位置している。第二導電層が第一導電層の
上側に位置している。第三導電層が第二導電層の一部の
上側に位置しており、且つ、第四導電層が第三導電層の
上側に位置している。第三及び第四導電層の側部上及び
第二導電層の上部上に側壁酸化物スペーサを形成する。
ゲート電極に隣接して基板内に側壁／ドレイン領域を形
成し、その場合に、ソース／ドレイン領域は、第三及び
第四導電層に隣接して軽度にドープしたドレイン領域を
有している。
物層を形成することにより、集積回路の製造方法及びそ
の方法により製造された集積回路に組み込むことが可能
である。逆Ｔ形状で酸化物層上に４層積層型ゲート電極
を形成する。第一導電層が、下側に存在する酸化物層の
一部の上側に位置している。第二導電層が第一導電層の
上側に位置している。第三導電層が第二導電層の一部の
上側に位置しており、且つ、第四導電層が第三導電層の
上側に位置している。第三及び第四導電層の側部上及び
第二導電層の上部上に側壁酸化物スペーサを形成する。
ゲート電極に隣接して基板内に側壁／ドレイン領域を形
成し、その場合に、ソース／ドレイン領域は、第三及び
第四導電層に隣接して軽度にドープしたドレイン領域を
有している。
【００１１】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、本発明を理解する上で必要と思われる特
に重要な処理のステップについて重点的に説明する。
尚、添付の図面は、製造期間中における集積回路の一部
の概略断面を示したものであるが、それは、縮尺どおり
に描いたものではなく、本発明の重要な特徴をよりよく
示すために適宜拡縮して示してある。
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、本発明を理解する上で必要と思われる特
に重要な処理のステップについて重点的に説明する。
尚、添付の図面は、製造期間中における集積回路の一部
の概略断面を示したものであるが、それは、縮尺どおり
に描いたものではなく、本発明の重要な特徴をよりよく
示すために適宜拡縮して示してある。
【００１２】図１を参照すると、シリコン基板１０の上
に集積回路を形成する。フィールド酸化物領域１２は、
通常、活性区域を分離するために、当該技術分野におい
て公知の如く、基板上の所定の区域に形成する。酸化物
層１４を、フィールド酸化物により被覆されていない区
域において基板上に被覆される。次いで、第一導電層１
６を集積回路の表面上に形成する。第一導電層１６は、
典型的に、ポリシリコン層であって、約５００乃至７０
０Åの間の厚さを有している。第一導電層１６は、更
に、アモルファスシリコン層とすることが可能である。
ポリシリコン層１６の上に第二導電層１８を形成する。
第二導電層１８は、典型的に、たとえばタングステン、
窒化チタン、又は半導体処理技術において通常使用され
ているその他の耐火性金属などの耐火性金属層とするこ
とが可能である。第二導電層１８は、典型的に、約１０
０乃至３００Åの間の厚さを有している。
に集積回路を形成する。フィールド酸化物領域１２は、
通常、活性区域を分離するために、当該技術分野におい
て公知の如く、基板上の所定の区域に形成する。酸化物
層１４を、フィールド酸化物により被覆されていない区
域において基板上に被覆される。次いで、第一導電層１
６を集積回路の表面上に形成する。第一導電層１６は、
典型的に、ポリシリコン層であって、約５００乃至７０
０Åの間の厚さを有している。第一導電層１６は、更
に、アモルファスシリコン層とすることが可能である。
ポリシリコン層１６の上に第二導電層１８を形成する。
第二導電層１８は、典型的に、たとえばタングステン、
窒化チタン、又は半導体処理技術において通常使用され
ているその他の耐火性金属などの耐火性金属層とするこ
とが可能である。第二導電層１８は、典型的に、約１０
０乃至３００Åの間の厚さを有している。
【００１３】第二導電層１８の上に第三導電層２０を形
成し、第三導電層の上に第四導電層２２を形成する。第
三導電層２０は、典型的に、ポリシリコン又はアモルフ
ァスシリコン層とすることが可能であり、約１０００乃
至２０００Åの間の厚さとすることが可能である。第四
導電層２２は、典型的に、例えば第二導電層１８に関し
て上述したもののような耐火性金属層とすることが可能
である。次いで、第４導電層の上にフォトレジスト層２
４を形成する。この時点において得られる構成は、ポリ
シリコン／耐火性金属／ポリシリコン／耐火性金属の組
み合せからなる４層の積層体である。
成し、第三導電層の上に第四導電層２２を形成する。第
三導電層２０は、典型的に、ポリシリコン又はアモルフ
ァスシリコン層とすることが可能であり、約１０００乃
至２０００Åの間の厚さとすることが可能である。第四
導電層２２は、典型的に、例えば第二導電層１８に関し
て上述したもののような耐火性金属層とすることが可能
である。次いで、第４導電層の上にフォトレジスト層２
４を形成する。この時点において得られる構成は、ポリ
シリコン／耐火性金属／ポリシリコン／耐火性金属の組
み合せからなる４層の積層体である。
【００１４】図２を参照すると、フォトレジスト層２４
をパターン形成する。耐火性金属からなる第四導電層２
２を、エッチストップとしてポリシリコンからなる第三
導電層２０を使用して選択的にエッチングする。次い
で、耐火性金属からなる第二導電層１８をエッチストッ
プとして使用して、第三導電層２０を選択的にエッチン
グする。この段階において、第三及び第四導電層に隣接
し、ＬＤＤ領域２６を基板内に形成する。ＬＤＤ領域２
６は、例えば燐などのＮ型ドーパントを注入することに
より形成する。この注入は、軽度にドープした非常に浅
いＮ- 領域を形成する。
をパターン形成する。耐火性金属からなる第四導電層２
２を、エッチストップとしてポリシリコンからなる第三
導電層２０を使用して選択的にエッチングする。次い
で、耐火性金属からなる第二導電層１８をエッチストッ
プとして使用して、第三導電層２０を選択的にエッチン
グする。この段階において、第三及び第四導電層に隣接
し、ＬＤＤ領域２６を基板内に形成する。ＬＤＤ領域２
６は、例えば燐などのＮ型ドーパントを注入することに
より形成する。この注入は、軽度にドープした非常に浅
いＮ- 領域を形成する。
【００１５】図３を参照すると、フォトレジスト層２４
を除去する。次いで、第三及び第四導電層２０，２２の
側壁上及び第二導電層１８の上部上に従来公知の方法に
より側壁酸化物スペーサ２８を形成する。次いで、耐火
性金属からなる第二導電層１８を、エッチストップとし
てポリシリコンからなる第一導電層１６を使用して選択
的にエッチングする。耐火性金属からなる第四導電層２
２は第二導電層１８と共にエッチング除去されることは
なく、その場合にこれら二つの層は異なった耐火性金属
を有している。次いで、第一導電層１６を、下側に存在
する酸化物層をエッチストップとして使用してエッチン
グする。従って、ゲート電極は逆Ｔ形状を有する４層か
らなる積層体より構成する。ゲート電極の最終的な精密
な形状及び厚さは、二つのポリシリコン層及び二つの耐
火性金属層を使用することにより制御することが可能で
ある。更に、耐火性金属層は、ゲートポリシリコンのシ
ート抵抗を低下させるべく作用することが可能である。
を除去する。次いで、第三及び第四導電層２０，２２の
側壁上及び第二導電層１８の上部上に従来公知の方法に
より側壁酸化物スペーサ２８を形成する。次いで、耐火
性金属からなる第二導電層１８を、エッチストップとし
てポリシリコンからなる第一導電層１６を使用して選択
的にエッチングする。耐火性金属からなる第四導電層２
２は第二導電層１８と共にエッチング除去されることは
なく、その場合にこれら二つの層は異なった耐火性金属
を有している。次いで、第一導電層１６を、下側に存在
する酸化物層をエッチストップとして使用してエッチン
グする。従って、ゲート電極は逆Ｔ形状を有する４層か
らなる積層体より構成する。ゲート電極の最終的な精密
な形状及び厚さは、二つのポリシリコン層及び二つの耐
火性金属層を使用することにより制御することが可能で
ある。更に、耐火性金属層は、ゲートポリシリコンのシ
ート抵抗を低下させるべく作用することが可能である。
【００１６】図４を参照すると、第二のイオン注入を行
って、ソース／ドレイン領域３０を形成する。この注入
は、例えば砒素又はアンチモン等の大きなドーズのドー
パントであり、第一及び第二導電層１６，１８に隣接し
てＮ+ 領域を形成するものである。側壁酸化物スペーサ
は、マスクとして作用し、高度の第二イオン注入が酸化
物スペーサの端部にのみ到達することを確保する。従っ
て、「スペーサ誘発型劣化」は取除かれている。軽度に
ドープした領域は、トランジスタチャンネルに隣接して
おり、一方高度にドープした領域はチャンネルに到達す
るものではない。従って、ソース／ドレイン領域の抵抗
値は低下され、かつチャンネル電界は減少される。この
ゲートオーバーラップＬＤＤ領域の形成方法は、逆Ｔ形
状を形成する良好な制御を与え、それらの層のうちの各
々が前の層に対するエッチストップとして作用するもの
である。
って、ソース／ドレイン領域３０を形成する。この注入
は、例えば砒素又はアンチモン等の大きなドーズのドー
パントであり、第一及び第二導電層１６，１８に隣接し
てＮ+ 領域を形成するものである。側壁酸化物スペーサ
は、マスクとして作用し、高度の第二イオン注入が酸化
物スペーサの端部にのみ到達することを確保する。従っ
て、「スペーサ誘発型劣化」は取除かれている。軽度に
ドープした領域は、トランジスタチャンネルに隣接して
おり、一方高度にドープした領域はチャンネルに到達す
るものではない。従って、ソース／ドレイン領域の抵抗
値は低下され、かつチャンネル電界は減少される。この
ゲートオーバーラップＬＤＤ領域の形成方法は、逆Ｔ形
状を形成する良好な制御を与え、それらの層のうちの各
々が前の層に対するエッチストップとして作用するもの
である。
【００１７】当業者により理解される如く、上述した処
理ステップは、ほぼすべての従来の処理の流れと共に使
用することが可能である。以上、本発明の具体的実施の
態様について詳細に説明したが、本発明は、これら具体
例にのみ限定されるものではなく、本発明の技術的範囲
を逸脱することなしに、種々の変形が可能であることは
勿論である。
理ステップは、ほぼすべての従来の処理の流れと共に使
用することが可能である。以上、本発明の具体的実施の
態様について詳細に説明したが、本発明は、これら具体
例にのみ限定されるものではなく、本発明の技術的範囲
を逸脱することなしに、種々の変形が可能であることは
勿論である。
【図１】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段における状態を示した概略断面図。
体を製造する一段における状態を示した概略断面図。
１０ シリコン基板 １２ フィールド酸化物領域 １４ 酸化物層 １６ 第一導電層 １８ 第二導電層 ２０ 第三導電層 ２２ 第四導電層 ２４ フォトレジスト層 ２６ ＬＤＤ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラビシャンカール サンダレサン アメリカ合衆国， テキサス 75040， ガーランド， イースト リッジゲート ドライブ 130
Claims (19)
- 【請求項１】 集積回路のゲートオーバーラップＬＤＤ
構成体の製造方法において、 基板上に酸化物層を形成し、 逆Ｔ形状を有する４層積層型ゲート電極を前記酸化物層
上に形成し、その場合に第一導電層が酸化物層の一部の
上側に位置しており、第二導電層が第一導電層の上側に
位置しており、第三導電層が第二導電層の一部の上側に
位置しており、かつ第四導電層が第三導電層の上側に位
置しており、 前記第三及び第四導電層の側部上及び前記第二導電層の
上部上に側壁酸化物スペーサを形成し、 前記ゲート電極に隣接して前記基板内にソース／ドレイ
ン領域を形成し、その場合に前記ソース／ドレイン領域
が前記第三及び第四導電層に隣接した軽度にドープした
ドレイン領域を有する、 上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記第一及び第三導
電層がポリシリコンを有することを特徴とする方法。 - 【請求項３】 請求項１において、前記第一及び第三導
電層がアモルファスシリコンを有することを特徴とする
方法。 - 【請求項４】 請求項１において、前記第一及び第二導
電層が耐火性金属を有することを特徴とする方法。 - 【請求項５】 請求項４において、前記耐火性金属がタ
ングステンを有することを特徴とする方法。 - 【請求項６】 請求項４において、前記耐火性金属が窒
化チタンを有することを特徴とする方法。 - 【請求項７】 請求項１において、前記軽度にドープし
たドレイン領域が、前記側壁酸化物スペーサが形成され
る前に形成されることを特徴とする方法。 - 【請求項８】 集積回路のゲートオーバーラップＬＤＤ
構成体の製造方法において、 基板上に酸化物層を形成し、 前記酸化物層上に第一ポリシリコン層を形成し、前記第
一ポリシリコン層上に第一導電層を形成し、 前記第一導電層上に前記第二ポリシリコン層を形成し、 前記第二ポリシンコン層上に第二導電層を形成し、 前記第二導電層及びポリシリコン層をパターン形成する
と共にエッチングして下側に存在する第一導電層の一部
を露出させ、 前記第二導電層及びポリシリコン層に隣接して前記基板
内に軽度にドープしたドレイン領域を形成し、 前記第二導電層及びポリシリコン層の側部上及び前記第
一導電層の上部上に側壁酸化物スペーサを形成し、 前記第一導電層及びポリシリコン層をエッチングして、
下側に存在する酸化物の一部を露出させ、 前記第一導電層及びポリシリコン層の下側及びそれに隣
接して前記基板内にソース／ドレイン領域を形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項９】 請求項８において、前記第一及び第二導
電層が耐火性金属を有することを特徴とする方法。 - 【請求項１０】 請求項９において、前記耐火性金属が
タングステンを有することを特徴とする方法。 - 【請求項１１】 請求項９において、前記耐火性金属が
窒化チタンを有することを特徴とする方法。 - 【請求項１２】 請求項８において、前記軽度にドープ
したドレイン領域がＮ- ドーパントでドープされること
を特徴とする方法。 - 【請求項１３】 請求項８において、前記ソース／ドレ
イン領域がＮ+ ドーパントでドープされることを特徴と
する方法。 - 【請求項１４】 半導体集積回路の一部を構成する構成
体において、 基板、 前記基板の一部の上側に存在する酸化物層、 前記酸化物層の一部の上側に位置した第一導電層と、前
記第一導電層の上側に位置した第二導電層と、前記第二
導電層の一部の上側に位置した第三導電層と、前記第三
導電層の上側に位置した第四導電層とを有する逆Ｔゲー
ト電極、 前記第三及び第四導電層に隣接しており、且つ前記第二
導電層の上部上に設けた側壁酸化物スペーサ、 前記第三及び第四導電層に隣接した軽度にドープしたド
レイン領域を有するゲート電極に隣接して前記基板内に
設けたソース／ドレイン領域、 を有することを特徴とする構成体。 - 【請求項１５】 請求項１４において、前記第一及び第
三導電層がポリシリコンを有することを特徴とする構成
体。 - 【請求項１６】 請求項１４において、前記第一及び第
三導電層がアモルファスシリコンを有することを特徴と
する構成体。 - 【請求項１７】 請求項１４において、前記第二及び第
四導電層が耐火性金属を有することを特徴とする構成
体。 - 【請求項１８】 請求項１７において、前記耐火性金属
がタングステンを有することを特徴とする構成体。 - 【請求項１９】 請求項１７において、前記耐火性金属
が窒化チタンを有することを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US809398 | 1991-12-18 | ||
| US07/809,398 US5276347A (en) | 1991-12-18 | 1991-12-18 | Gate overlapping LDD structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267655A true JPH05267655A (ja) | 1993-10-15 |
Family
ID=25201256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338221A Pending JPH05267655A (ja) | 1991-12-18 | 1992-12-18 | ゲートオーバーラップｌｄｄ構成体製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5276347A (ja) |
| EP (1) | EP0547907A3 (ja) |
| JP (1) | JPH05267655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569947A (en) * | 1994-06-28 | 1996-10-29 | Nippon Steel Corporation | Insulated-gate field-effect transistor in a semiconductor device in which source/drain electrodes are defined by formation of silicide on a gate electrode and a field-effect transistor |
| JP3380086B2 (ja) * | 1995-05-26 | 2003-02-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5801395A (en) * | 1996-01-11 | 1998-09-01 | Samsung Electronics Co., Ltd. | Thin film transistor having a buffering pad layer for a liquid crystal display and a method for manufacturing the same |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| US7804115B2 (en) * | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
| US6274292B1 (en) * | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
| US5998269A (en) * | 1998-03-05 | 1999-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Technology for high performance buried contact and tungsten polycide gate integration |
| US6331468B1 (en) * | 1998-05-11 | 2001-12-18 | Lsi Logic Corporation | Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers |
| US6114228A (en) * | 1998-07-21 | 2000-09-05 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with a composite gate dielectric layer and gate barrier layer |
| US6268282B1 (en) * | 1998-09-03 | 2001-07-31 | Micron Technology, Inc. | Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks |
| TW381309B (en) * | 1998-09-19 | 2000-02-01 | United Microelectronics Corp | Manufacturing method for gates |
| US6124172A (en) * | 1998-09-30 | 2000-09-26 | Advanced Micro Devices, Inc. | Method of making a semiconductor device having source/drain structures with self-aligned heavily-doped and lightly-doped regions |
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US6365917B1 (en) * | 1998-11-25 | 2002-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP1006589B1 (en) * | 1998-12-03 | 2012-04-11 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| US6828683B2 (en) | 1998-12-23 | 2004-12-07 | Micron Technology, Inc. | Semiconductor devices, and semiconductor processing methods |
| US7235499B1 (en) * | 1999-01-20 | 2007-06-26 | Micron Technology, Inc. | Semiconductor processing methods |
| US6160300A (en) * | 1999-01-26 | 2000-12-12 | Advanced Micro Devices, Inc. | Multi-layer gate conductor having a diffusion barrier in the bottom layer |
| US7067414B1 (en) | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
| US6440860B1 (en) * | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
| JP4926329B2 (ja) * | 2001-03-27 | 2012-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、電気器具 |
| US7361604B2 (en) * | 2001-10-18 | 2008-04-22 | Macronix International Co., Ltd. | Method for reducing dimensions between patterns on a hardmask |
| JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4454921B2 (ja) * | 2002-09-27 | 2010-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6864161B1 (en) * | 2003-02-20 | 2005-03-08 | Taiwan Semiconductor Manufacturing Company | Method of forming a gate structure using a dual step polysilicon deposition procedure |
| US7005744B2 (en) * | 2003-09-22 | 2006-02-28 | International Business Machines Corporation | Conductor line stack having a top portion of a second layer that is smaller than the bottom portion |
| TWI405242B (zh) | 2004-04-28 | 2013-08-11 | Semiconductor Energy Lab | 基板上配線，半導體裝置及其製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354309A (en) * | 1978-12-29 | 1982-10-19 | International Business Machines Corp. | Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon |
| US4999691A (en) * | 1985-08-26 | 1991-03-12 | General Electric Company | Integrated circuit with stacked MOS field effect transistors |
| KR970003903B1 (en) * | 1987-04-24 | 1997-03-22 | Hitachi Mfg Kk | Semiconductor device and fabricating method thereof |
| US4963504A (en) * | 1987-11-23 | 1990-10-16 | Xerox Corporation | Method for fabricating double implanted LDD transistor self-aligned with gate |
| JPH0212835A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4984042A (en) * | 1989-02-13 | 1991-01-08 | Motorola, Inc. | MOS transistors using selective polysilicon deposition |
| FR2654258A1 (fr) * | 1989-11-03 | 1991-05-10 | Philips Nv | Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse. |
| US5061647A (en) * | 1990-10-12 | 1991-10-29 | Motorola, Inc. | ITLDD transistor having variable work function and method for fabricating the same |
| US5097301A (en) * | 1990-12-19 | 1992-03-17 | Intel Corporation | Composite inverse T-gate metal oxide semiconductor device and method of fabrication |
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
-
1991
- 1991-12-18 US US07/809,398 patent/US5276347A/en not_active Expired - Lifetime
-
1992
- 1992-12-17 EP EP19920311558 patent/EP0547907A3/en not_active Withdrawn
- 1992-12-18 JP JP4338221A patent/JPH05267655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0547907A3 (en) | 1993-08-04 |
| US5276347A (en) | 1994-01-04 |
| EP0547907A2 (en) | 1993-06-23 |
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