JPH05260422A

JPH05260422A - 空間的光変調器に対するフレームバッファにおける動的メモリ割当て

Info

Publication number: JPH05260422A
Application number: JP4237216A
Authority: JP
Inventors: Paul M Urbanus; エム．アーバナスポール
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-09-06
Filing date: 1992-09-04
Publication date: 1993-10-08
Also published as: EP0530760A2; US5307056A; KR100266148B1; DE69215798T2; KR930006659A; DE69215798D1; EP0530760B1; EP0530760A3

Abstract

(57)【要約】【目的】画像ディスプレイ装置における空間的光変調
器に対するフレームバッファを提供する。【構成】空間的光変調器１７に対するフレームバッフ
ァ１６は、全てのディスプレイ行の１ビット位置から値
を受けるＶＲＡＭ行から構成されるセクションを有する
ビデオランダムアクセスメモリデバイス（ＶＲＡＭ）か
ら構成される。割当て回路６０は、データが書込まれて
いる時に上記ＶＲＡＭ行を充填するためのアドレスをフ
レームバッファ１６へ供給し、ＶＲＡＭ行が空にされた
時アドレスメモリを更新し、フレームバッファ１６から
データが読出されている時にＶＲＡＭ行を空間的光変調
器１７のディスプレイ行へマッピングするためのアドレ
スを供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオディスプレイ装
置に関し、特に空間的光変調器を用いるビデオディスプ
レイ装置に関する。

【０００２】

【従来の技術】ビデオディスプレイ装置の最近の発展
は、ラスタ走査電子ビームデバイスの代わりに、空間的
光変調器を使用することにより行なわれている。これら
の変調器は、電子的にアドレス指定可能な画素素子のア
レイから成る。ディスプレイのためには、それぞれの画
素からの光は、光学装置により拡大され、かつ投射され
る。変調の形式は、変調器がどのように光学装置と組合
わされるかによる。

【０００３】しばしば用いられる空間的光変調器の形式
は変形可能ミラーデバイスであり、このデバイスにおい
ては、それぞれの画素素子は微小ミラーであり、それぞ
れの微小ミラーは電気的入力に応答して別々に機械的移
動を行なうことができる。入射光は、それぞれの画素素
子からの反射によって、方向、位相、または振幅の変調
を受けることができる。

【０００４】多くの応用において、空間的光変調器は、
それぞれの画素素子が２つの状態のいずれをもとりうる
という意味で、２進的である。この素子は、オフ状態に
もなり得るが、それは素子が光の供給を行なわないこと
を意味する。あるいは、素子はオン状態にもなり得、そ
れは素子が光を最大強度で供給することを意味する。観
察者が中間レベルの光を知覚しうるようにするために
は、さまざまなパルス幅変調技術が用いられうる。これ
らの技術は、「ＤＭＤＡｒｃｈｉｔｅｃｔｕｒｅａ
ｎｄＴｉｍｉｎｇｆｏｒＵｓｅｉｎａＰｕ
ｌｓｅ−ＷｉｄｔｈＭｏｄｕｌａｔｅｄＤｉｓｐｌ
ａｙＳｙｓｔｅｍ」と題する係属中の米国特許出願第
７５６，０２６号、代理人事件整理番号第ＴＩ−１６５
１２号に説明されている。

【０００５】パルス幅変調においては、変調器のローデ
ィング方式として、フレーム全体において画素毎に１ビ
ットが一時にロードされる「ビットフレーム」ローディ
ングを含むさまざまな方式が用いられる。従って、例え
ば８ビット画素解像度においては、変調器は、フレーム
毎に８回、一時に１フレームにつき１画素をロードさ
れ、そのロードタイミングは使用される特定の変調技術
によって決定される。「ＤＭＤＡｒｃｈｉｔｅｃｔｕ
ｒｅａｎｄＴｉｍｉｎｇｆｏｒＵｓｅｉｎａ
Ｐｕｌｓｅ−ＷｉｄｔｈＭｏｄｕｌａｔｅｄＤｉ
ｓｐｌａｙＳｙｓｔｅｍ」と題する米国特許出願第６
７８，７６１号、代理人事件整理番号第ＴＩ−１５７２
１号には、いくつかのそのような方法が説明されてい
る。それらの方法においては、最上位ビットはフレーム
周期の１／２の間にロードされ、第２最上位ビットは１
／４フレーム周期の間にロードされ、等、となる。ロー
ディングは、ｎをそれぞれのビットの解像度とすると
き、全フレーム時間を２ⁿ−１個の最下位ビット時間に
分割することによって計算される「最下位ビット時間」
中の、ビットフレームバーストにより行なわれる。最下
位ビットまたは最上位ビットのいずれを表わすビットフ
レームが最初にロードされるべきかは、使用される方法
による。

【０００６】パルス幅変調の実施のためには、入来デー
タに対しフレームバッファを使用する必要がある。変調
器はデータをビットフレームをなすものとして受けるの
で、フレームバッファが画像全体を受けた後にデータを
変調器へ転送する必要があるのである。フレームバッフ
ァは、そのフレームバッファへ次のフレームが入力され
つつある間に、１つのフレームを変調器へ転送しうるも
のでなくてはならない。十分に大きいフレームバッファ
を備える最も簡単な方法は、２つの完全なフレームのた
めのメモリスペースを備えることである。２フレームメ
モリにおいては、メモリの第１部分が入来フレームから
のデータにより満たされつつある時、前の入来フレーム
からの記憶データが、メモリの第２部分から空間的光変
調器へ転送されつつある。入来フレームの全てのデータ
がメモリの第１部分内へ記憶され終った後、このデータ
は、入来データの次のフレームがメモリの第２部分内へ
記憶されつつある間に、空間的光変調器へ転送される。
すなわち、メモリの２部分は、「ピンポン」式に動作
し、それぞれの部分は、受取る入来データと、空間的光
変調器への出力データとの間で、フレーム毎に交互す
る。しかし、この方法は多くの経費を要するので、必要
なメモリサイズを減少させる手段が要求される。

【０００７】

【発明が解決しようとする課題】本発明は、空間的光変
調器投射装置におけるフレームバッファが必要とするメ
モリの量を実質的に減少せしめることを目的とする。

【０００８】

【課題を解決するための手段】本発明は、グラフィック
画像の行および列を表わすデータを記憶し、かつディス
プレイする投射回路を１つの特徴とする。空間的光変調
器は、フレームバッファからデータを受ける。このデー
タは画像の行を表わし、光変調器はデータから画像を再
生する。フレームバッファはビデオランダムアクセスメ
モリであり、これは、上記データがメモリ行から構成さ
れるセクション内へ読取られ、それらのセクションのそ
れぞれがデータの１ビットフレームを表わすデータを記
憶するように、制御線およびアドレス指定線を有する。
メモリ割当て回路は、ビデオランダムアクセスメモリの
メモリ行を動的に割当てる。この割当て回路は、使用可
能なメモリ行のリストを記憶するための先入れ先出し
（ＦＩＦＯ）メモリと、メモリ行を上記空間的光変調器
のディスプレイ行にマッピングするマッピングメモリ
と、上記ＦＩＦＯメモリから使用可能なメモリ行をフェ
ッチし、メモリ行の充填を制御し、また上記マッピング
メモリ内の充填さたメモリ行のアドレスを保管するため
の制御装置と、を有する。上記マッピングメモリは、メ
モリ行が空間的光変調器内へダウンロードされ、従って
再利用しうるようになった時、そのアドレスがＦＩＦＯ
内に置かれるように、上記ＦＩＦＯと通信している。割
当て回路の他の諸成分としては、上記フレームメモリへ
メモリアドレスを供給するためのスイッチが含まれ、そ
のアドレスは、上記メモリが入来ディスプレイデータに
よってロードされるべきであるか、または上記空間的光
変調器へダウンロードされるべきであるかに依存する。
入力ビットセレクタが、読込まれるそれぞれの現在の画
素からの現在のビット位置に従ってメモリ行を選択す
る。入力行カウンタおよび入力列カウンタは、上記メモ
リ内へデータがロードされる時、上記フレームメモリ内
へアドレスを供給する。出力ビットセレクタおよび出力
行カウンタからのアドレスデータは組合わされて、マッ
ピングテーブル内へインデックスを供給する。

【０００９】

【実施例】図１は、本発明を適用するためのビデオディ
スプレイ装置を示す。この装置は、本発明の１つの応用
にすぎず、以下に説明される所と同じ原理を用いれば他
の応用を構成することもできる。例えば、図１の投射ユ
ニット１４は、ビデオ装置ではなく、画像データを表わ
す入来信号が受信され操作されるプリンタ装置または任
意の他の装置の一部でありうる。

【００１０】図１のビデオディスプレイ装置の特定例、
およびこの説明を通じて用いられる例は、テレビジョン
ディスプレイ装置である。受信器具１１は、ある標準化
されたフォーマットのテレビジョン信号を受信してそれ
をチューナ１２へ送り、チューナ１２はその信号をオー
ディオ成分とビデオ成分とに分割する。信号のオーディ
オ部分は、ここでは考察されない。チューナ１２は信号
を、アナログディジタル変換および他の改善を行なう信
号プロセッサ１３へ送る。改善されたディジタル信号は
次に投射装置１４へ送られる。投射装置１４は、デシメ
ーションプロセッサ１５と、フレームバッファ１６と、
空間的光変調器（ＳＬＭ）１７とを含む。デシメーショ
ンプロセッサ１５は、信号をフレームバッファ１６内へ
の記憶に適する形式に変換する。フレームバッファ１６
は、ビットフレーム内のデータを行毎にＳＬＭ１７へ供
給する。ＳＬＭ１７は、光源１９から光を受け、光学ユ
ニット１８を経て画像を発生し、観察者に対してディス
プレイする。順次式カラー装置においては、ＳＬＭ１７
に入射する、またはＳＬＭ１７によって反射される色を
変化させることにより、カラー画像が発生せしめられ
る。

【００１１】ここでの例として、入来ディスプレイデー
タは、４８０行、６４０列の画素に対するサンプルを有
するＮＴＳＣ（ＮａｔｉｏｎａｌＴｅｌｅｖｉｓｉｏ
ｎＳｔａｎｄａｒｄｓＣｏｍｉｔｔｅｅ）信号である
ものと仮定する。それぞれの画素は、２４ビットのデー
タによって表わされる。このデータは赤−青−緑データ
を表わし、それぞれの色は８ビットによって表わされ
る。

【００１２】データサンプルを供給するためのデシメー
ションプロセッサ１５の例は、「ＤＭＤＡｒｃｈｉｔ
ｅｃｔｕｒｅａｎｄＴｉｍｉｎｇｆｏｒＵｓｅ
ｉｎａＰｕｌｓｅ−ＷｉｄｔｈＭｏｄｕｌａｔ
ｅｄＤｉｓｐｌａｙＳｙｓｔｅｍ」と題する米国特
許出願第６７８，７６１号、代理人事件整理番号第ＴＩ
−１５７２１号に説明されている。他の応用において
は、他の形式のプロセッサが用いられるが、共通の特性
はフレームバッファ１６に対するディジタルデータの供
給である。デシメーションプロセッサ１５は、入来デー
タがフレームバッファ１６内へ、ビットフレームがフレ
ームバッファ１６から読出されうるように、読込まれる
よう、入来データを再フォーマットする。ダイナミック
メモリ割当てのために用いられるデータフォーマット
は、ここに説明される。

【００１３】フレームバッファ１６は、ビデオランダム
アクセスメモリ（ＶＲＡＭ）デバイスから構成される。
これらのＶＲＡＭデバイスは、メモリユニットの残余部
分から独立的にアクセスされうる内部並列入力／直列出
力シフトレジスタを含むことにより、高解像度フレーム
バッファに対するアクセスの問題を解決する。１メモリ
サイクル内において、画素データの行全体が、メモリか
らシフトレジスタへ転送される。このシフトレジスタか
らの読出し中において、メモリへの読込みは自由に行な
われうる。

【００１４】ＶＲＡＭデバイスの１例は、Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．により製造されてい
るＴＭＳ４１６１集積回路である。シフトレジスタはメ
モリアレイと同様の広さを有し、メモリの行が読取られ
ている間に転送信号を確認することにより並列にロード
されうる。直列レジスタは、それ自身のデータクロック
を有し、それはその直列レジスタがチップからデータを
高速度で転送しうるようにする。ＲＡＭと同様の構成を
有することを本質的特徴とする他のＶＲＡＭ形デバイス
も使用されうるが、並列入力／直列出力データレジスタ
が第２データポートに接続される。

【００１５】標準的な市販のＶＲＡＭデバイスが使用さ
れる場合は、必要とされるＶＲＡＭデバイスのサイズお
よび数は、画素アレイのサイズおよび要求される並列デ
ータ出力などの諸因子により決定される。この説明のビ
ットフォーマットに対して適する特定のＶＲＡＭ構成
は、図２および図５に関連して説明される。

【００１６】この説明の目的上、ＳＬＭ１７は、変形可
能ミラーデバイス（ＤＭＤ）である。本特許出願の背景
に関して説明したように、これらは２進デバイスであ
り、観察者に対し変化する強度の知覚または色を与える
ように変調されうる。ＳＬＭ１７の１例としては、Ｔｅ
ｘａｓＩｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．により製造
されているＤＭＤデバイスがあり、このデバイスにおい
ては、それぞれの画素ミラーが、データ記憶装置の少な
くとも１ビットを有するメモリセルに関連せしめられて
おり、全ての画素素子は同時にスイッチされる。

【００１７】しかし、本発明は、ＳＬＭ１７としてのＤ
ＭＤの使用に限定されるものではなく、アドレス指定可
能な画素素子を有する他の２進形空間的光変調器に対し
ても適用されうる。適切であるＳＬＭ１７の特性は、そ
のローディングが一時に１行行なわれることである。Ｓ
ＬＭ１７の諸行内に記憶されるデータは、必ずしもフレ
ームバッファ１６内のデータの諸行と一致しないので、
前者のデータは、明確にするために適切である場合に
は、「ＶＲＡＭ行」とは対照的な「ディスプレイ行」と
呼ばれる。

【００１８】図２は、フレームバッファ１６およびＳＬ
Ｍ１７を詳細に示す。フレームバッファ１６は、上部フ
レームバッファ１６ａおよび下部フレームバッファ１６
ｂの２部分に分割されている。この分割の詳細および利
点は、「ＰａｒｔｉｔｉｏｎｅｄＦｒａｍｅＭｅｍ
ｏｒｙｆｏｒＳｐａｔｉａｌＬｉｇｈｔＭｏｄ
ｕｌａｔｏｒ」と題する米国特許出願第・・・・・・・
号、代理人事件整理番号第ＴＩ−１６５１２号に記載さ
れている。この特許出願にはまた、フレームバッファ１
６の駆動に用いられるさまざまな制御信号も説明されて
いる。フレームバッファ１６は分割される必要はなく、
あるいはまた他の構成をなすようにも分割されうる。こ
れらの変形は、ここに説明される原理を変更するもので
はなく、メモリ割当ての実施が、主としてフレームバッ
ファの制御信号およびアドレス指定定信号に対する改変
を含むことになる。

【００１９】６４０×４８０画素画像の場合には、上部
フレームバッファ１６ａはビデオデータの上部の２４０
行を受け、下部フレームバッファ１６ｂは下部の２４０
行を受ける。ビデオデータは、一時に１行、上部バッフ
ァ１６ａおよび下部バッファ１６ｂ内に記憶される。従
って、上部バッファ１６ａまたは下部バッファ１６ｂの
一方のみが、任意の与えられた時刻においてロードされ
ることになる。

【００２０】この説明の例においては、ＳＬＭ１７は、
サンプリングされた入来データの行および列に適合する
６４０×４８０画素のアレイをなす。しかし、ここに説
明される原理は、ここに述べるデータ幅を適宜変化させ
れば、任意のサイズのアレイによって実施されうる。

【００２１】ＳＬＭ１７は、上部部分１７ａおよび下部
部分１７ｂに分割されている。データは、上部および下
部のフレームバッファ１６ａおよび１６ｂ内へは異なる
時刻においてロードされるが、フレームバッファ１６か
らの出力データはＳＬＭ１７の上部部分１７ａおよび下
部部分１７ｂ内へ同時にロードされる。この説明の例に
おいては、フレームバッファ１６からの出力は、２つの
４０線の組を経てＳＬＭ１７へ供給され、それぞれの線
は１ビットを送る。１組のデータ線は、上部部分１７ａ
にロードされ、他の組は下部部分１７ｂにロードされ
る。

【００２２】図３は、ＳＬＭ１７をさらに詳細に示す。
それは、データを上部および下部のフレームバッファ１
６ａおよび１６ｂから同時に、上部部分１７ａに関連す
る４０個の１６ビットシフトレジスタ内、および下部部
分１７ｂに関連する４０個の１６ビットシフトレジスタ
内へ受ける。従って、これら２部分に対するデータ接続
は、それぞれ４０ビットの広さを有する。

【００２３】ＳＬＭ１７の上部部分１７ａおよび下部部
分１７ｂは、それぞれ入力ユニット３１ａおよび３１ｂ
を有する。それぞれの入力ユニット３１ａおよび３１ｂ
は、シフトレジスタ層３２ａおよび３２ｂと、並列ラッ
チ３３ａおよび３３ｂと、列ドライバ３４ａおよび３４
ｂと、を有する。シフトレジスタ３２ａおよび３２ｂ
は、フレームバッファ１６から、２組の４０ビットの広
さのデータワードを受ける。フレームバッファ１６から
のそれぞれの線は、４０個の１６ビットシフトレジスタ
の１つに関連せしめられている。６４０列の画像の場合
には、１６クロックサイクルの後、１ディスプレイ行の
全体がそれぞれのシフトレジスタ層３２ａおよび３２ｂ
内に記憶される。シフトレジスタ層３２ａおよび３２ｂ
は、共通のクロック信号（ＣＬＫ）によって制御され
る。

【００２４】シフトレジスタ層３２ａおよび３２ｂがロ
ードされた後に、それらはそれぞれ、それらのデータ行
を単一クロックサイクル中に並列ラッチ３３ａおよび３
３ｂへ転送する。並列ラッチ３３ａおよび３３ｂは４０
個のブロックとして構成され、それぞれのブロックは１
６ビットのデータを記憶する。データが、画素素子アレ
イ３０の選択された行内にラッチされた後記憶されてい
る間に、データの次の行はシフトレジスタ層３２ａおよ
び３２ｂ内にロードされうる。並列ラッチ３３ａおよび
３３ｂは、共通のロード信号、セット信号、リセット信
号（ＬＤ，ＰＳＥＴ，ＰＲＥＳＥＴ）によって制御され
る。列ドライバ３４ａおよび３４ｂは、画素素子アレイ
３０ａおよび３０ｂのそれぞれの列に対する行データの
１ビットを駆動する。

【００２５】上部画素素子アレイ３０ａおよび下部画素
素子アレイ３０ｂは、それぞれ行セレクタ３５ａおよび
３５ｂと通信している。行セレクタ３５ａおよび３５ｂ
は簡単なデコーダであり、これらはそれぞれ９ビットの
アドレスデータ（ＵＡＤＤおよびＬＡＤＤ）を受け、こ
れらのデータはそれぞれのアレイ半部分３０ａおよび３
０ｂ内に充填されるべき２４０行の１つを表わしてい
る。

【００２６】このようにして、ＳＬＭ１７のミラーアレ
イ３０の全ての画素素子を充填するためには、１６クロ
ックサイクル毎行×２４０行が必要となる。上部および
下部のミラーアレイ３０ａおよび３０ｂ双方の全画素メ
モリがいったんロードされ終れば、諸画素の状態は、共
通リセット信号（ＢＩＡＳＲＳＴ）に応答して、記憶さ
れているデータに従い、同時に変化する。

【００２７】上述のように、フレームバッファ１６は４
０本の出力ピンを有し、これらはＳＬＭ１７の入力ユニ
ット３１ａおよび３１ｂへデータを供給する。もし通常
の「２重バッファリング」技術が用いられているものと
すれば、それぞれのピンの背後のメモリの深度は、ビッ
ト数／画素（２４）×行数（４８０）×画素数／行（６
４０）÷ピン数／画素（４０）×２フレームとして計算
される。ＳＬＭ１７が２部分に分割されている場合に
は、この積はさらに２で割られる。括弧内の値によって
示されるように、２４ビットの画素と、６４０ビットの
行と、４０ピン毎画素と、を用いるものとすると、必要
なメモリ深度は完全な２フレームに対して１８４、３２
０ビット毎ピンとなる。

【００２８】しかし、後述のように、もしメモリが動的
に割当てられるものとすれば、フレームバッファ１６は
同時にロードおよびアンロードされるので、それは２フ
レームの大きさをもつ必要はない。

【００２９】図４は、データ源からの入来ディスプレイ
データがロードされる時、フレームバッファがどのよう
に充填されるのか、またＳＬＭ１７への出力データがダ
ウンロードされる時、それがどのように空にされるの
か、を示す。図４はまた、同時的ローディングおよびア
ンローディングにおける実際の複合メモリ使用グラフを
も示している。

【００３０】図４の例においては、画素解像度が４ビッ
トであるように仮定されており、それは、４ビットフレ
ームが存在すること、またそれぞれのフレーム時間内に
２⁴−１＝１５ＬＳＢ時間が存在することを意味す
る。また、ローディングはほぼ一定速度で行なわれるも
のと仮定されるが、これは上述の４０ビット入力に対し
てはかなりよい近似となる。図４の表示ではフレームバ
ッファ１６は分割されておらず、従ってフレーム全体を
受けることになる。分割されたフレームバッファ１６の
場合には、ｎ個の部分のそれぞれは、１／ｎフレームを
一定速度で受ける。

【００３１】図４に示されているように、フレームバッ
ファ１６のローディングは、入来データと同じ直線的速
度で行なわれる。パルス幅変調（ＰＷＭ）が用いられる
場合は、フレームバッファ１６のアンローディングは、
対数的速度で行なわれる。

【００３２】例えば、入力側においては、データは、１
ワード毎メモリサイクルのデータ速度でロードされる。
第１フレームにおけるローディングは、フレーム０から
フレーム１までの「入力」ダイアグラムによって示され
ているようになり、ダウンローディングは同時に行なわ
れてはいない。その後のローディングは、以下に説明さ
れるように合成グラフにより示される。

【００３３】出力側は、フレーム１からフレーム２まで
の「出力」ダイヤグラムによって示される。フレームバ
ッファ１６は、第１最下位ビット（ＬＳＢ）時間内に１
ビットフレーム、第２ＬＳＢ時間内にもう１つのビット
フレーム、等の速度でアンロードされる。図示の都合
上、アンローディングは瞬間的に行なわれるものと仮定
されているが、これは、１ビットフレームが１ＬＳＢ時
間内に空にされる時の高「バースト速度」に対してはか
なりよい近似となる。

【００３４】このようにして、フレーム０の後、それぞ
れのフレームがフレームバッファ１６内へロードされる
時、前のフレームは４つのビットフレームをなしてＳＬ
Ｍ１７へダウンロードされる。全ての画素のＬＳＢを含
むビットフレーム、すなわち、「最下位ビット（ＬＳ
Ｂ）フレーム」が、まず第１ＬＳＢ時間内にダウンロー
ドされる。この第１状態は１ＬＳＢ時間の間保持され、
次に第２ＬＳＢフレームがダウンロードされて、その状
態は２ＬＳＢ時間の間保持される。次に、第３ＬＳＢフ
レームがアンロードされて、その状態は４ＬＳＢ時間の
間保持される。最後に、最上位ビットを含むビットフレ
ームがダウンロードされて、その状態は８ＬＳＢ時間の
間保持される。このようにして、アンローディングは、
それぞれのビットフレームに対して高い初期速度で行な
われた後、引続いて次第に低速度で行なわれて、最終的
にはフレーム全体の４ビット画素データがダウンロード
されてしまう。

【００３５】図４の合成メモリ使用グラフは、同時的ロ
ーディングおよびアンローディング中における実際のメ
モリ使用を示している。図示されているように、完全な
２フレーム分のスペースを必要とすることなく、前のフ
レームにおけるデータのダウンローディングを行なって
いる間に、現在のフレームにおける入来データをロード
するための十分なメモリスペースが使用しうるようにさ
れる。本発明の基礎となる理論は、データがダウンロー
ドされることによって空にされたスペースを、入来デー
タが使用するように、メモリが動的に割当てられうると
いうことである。それぞれのダウンロードバーストの後
に、メモリ使用は同じ入力速度で行なわれる。

【００３６】図４の例は、任意の時刻における１フレー
ムサイズを超えるメモリ使用は図示していないが、その
ようなメモリ使用も起こりうる。例えば、もし画素解像
度が８ビットであったとすれば、入力速度は２倍にな
り、もっと広い間隔をあけた出力バーストがメモリ使用
をして１フレームサイズを超えしめうる。従って、実施
例においては、フレームバッファ１６は、１フレームサ
イズよりもやや大きくなる。しかし、それは、完全な２
フレームサイズよりは実質的に小さい。

【００３７】実施例において、フレームサイズが９２．
１６キロビット毎フレームである場合は、フレームバッ
ファ１６のそれぞれの半分は、Ｎを出力ピンの数とする
とき、２フレームを記憶するために必要な１８４Ｋ×Ｎ
の大きさではなく、１２８Ｋ×ＮのＶＲＡＭを含む。フ
レームバッファ１６が分割されていないか、または他の
構成をなして分割されている場合には、フレームバッフ
ァ１６のそれぞれの部分には、もっと大きい、またはも
っと小さい、ＶＲＡＭが使用されうる。分割とは無関係
に、それぞれのピンの背後のメモリスペースは、その部
分に関連するそれぞれの行の少なくとも１列に対する画
素データを記憶するのに十分なようにされ、さらに、も
し全メモリ使用が１フレームを超える場合が予想される
ならば余分なスペースのマージンがそれに追加される。

【００３８】本発明の例においては、８出力ビット線、
すなわち「ピン」、のそれぞれが、その背後のデータ行
毎に２５６ビットを含む５１２行を有するように、それ
ぞれのＶＲＡＭは１２８Ｋ×８ビットになっている。

【００３９】図５は、フレームバッファ１６として使用
される１２８Ｋ×８ＶＲＡＭの第１ＶＲＡＭ「層」５
０の構成を示す。１２８Ｋ×８ＶＲＡＭにおいては、
１つの「層」は、それぞれのピンに関連する１２８Ｋメ
モリである。以下に説明されるように、それぞれのＶＲ
ＡＭ層５０は、ＳＬＭ１７の頂部または底部部分のいず
れかに対する全てのディスプレイ行におけるある列数に
対するデータを保持する。本説明の例を用いると、それ
ぞれのＶＲＡＭ層は、２４０行のそれぞれの１６列に対
するデータを保持する。１行毎に６４０列が存在する場
合には、フレームバッファ１６ａおよび１６ｂのそれぞ
れの部分は４０個のＶＲＡＭ層５０を有する。図示され
ているように、それぞれのＶＲＡＭ層５０の出力ビット
線の背後には、５１２×２５６ビットのデータ記憶スペ
ースが存在する。フレームバッファ１６内の全てのＶＲ
ＡＭ層５０の出力ビット線は、ＳＬＭ１７へデータを供
給するために並列に動作する。それぞれのＶＲＡＭ層５
０のシフトレジスタ５１は、ＶＲＡＭの広さに適合する
２５６ビットの広さを有する。シフトレジスタ５１は、
ＳＬＭ１７の１６ビット入力レジスタ３２ａおよび３２
ｂに適合するよう１６ブロックに分割されている。これ
ら１６ブロックのそれぞれは、ディスプレイデータの相
異なる１６行の１つに関連している。それぞれのブロッ
クは、１６列に対するデータを含む。

【００４０】このようにして、出力ピンの数によるＶＲ
ＡＭ層５０の数と、ＶＲＡＭブロックの構成とは、ＳＬ
Ｍ１７の入力ユニット３１ａおよび３１ｂの構成に適合
している。その理由は、６４０列の諸行に対し、４０個
の１６ビットシフトレジスタを有する入力ユニット３１
ａおよび３１ｂに対して、フレームバッファ１６のそれ
ぞれの半分において４０個のＶＲＡＭ層５０が用いられ
るからである。

【００４１】それぞれのＶＲＡＭ層５０の５１２行は、
それぞれ１５行の諸セクションに分割される。これらの
行は、ＳＬＭ１７によりディスプレイされるべき実際の
データの行、すなわち「ディスプレイ行」と区別するた
めに、ここでは「ＶＲＡＭ行」と呼ぶ。それぞれのＶＲ
ＡＭ行は、１６ディスプレイ行のそれぞれからの１６列
のそれぞれからの１ビットを表わすデータを保持する。

【００４２】すなわち、多数のＶＲＡＭ層５０を含む上
部または下部フレームバッファ１６の、各１５行セクシ
ョンには、２４０ディスプレイ行の全６４０列からの１
ビットが記憶される。このデータは、ＳＬＭ１７の頂部
または下部部分１７ａまたは１７ｂのいずれかへ供給さ
れる。

【００４３】あるいは、もしフレームバッファ１６が分
割されていなかったとすれば、それぞれのＶＲＡＭ層５
０は、全４８０行のデータを記憶しうるはずであり、そ
の場合には、それぞれのＶＲＡＭ層は、３０行セクショ
ンを有し２倍の大きさになる。この構成は、ワンサイド
ローディングが可能なように、すなわち１つだけの入力
ユニットが用いられるように、適切な修正が行なわれた
ＳＬＭ１７を必要とする。さらに、もしフレームバッフ
ァ１６が半行またはその他の構成に分割されたとすれ
ば、適切なアドレス指定および制御信号が、データをロ
ードおよびダウンロードするために用いられる限り、も
っと小さいＶＲＡＭ層５０が使用される。

【００４４】本説明の例を用いるとき、フレームバッフ
ァ１６内へのデータの入力プロセスは、行ｒ、列ｃ、画
素ｐのフォーマットで到着する２４ビットデータから、
１画像フレーム毎に２４ビットフレームを含むビットフ
レームフォーマットへ、データを再フォーマットするこ
とを要求する。この再フォーマットを行なう方法は、
「ＤａｔａＲｅｆｏｒｍａｔｔｅｒｗｉｔｈＯｒ
ｔｈｏｇｏｎａｌＩｎｐｕｔ，Ｏｕｔｐｕｔａｎｄ
ＳｐａｔｉａｌＲｅｏｒｄｅｒｉｎｇ」と題する、
米国特許出願第７５５，９８１号、代理人事件整理番号
第ＴＩ−１６５１０号に説明されている。

【００４５】用いられる再フォーマットの方法に関係な
く、フレームバッファ１６内のデータの位置は、特に動
的割当てのために設計されたフォーマットを有する。Ｖ
ＲＡＭ行のそれぞれの１５行セクションは、２４ビット
フレームの１つを表わす。従って、１６ディスプレイ行
から成るそれぞれのグループに対する入力データは２４
ＶＲＡＭ行を使用し、１６ディスプレイ行から成る１５
グループからの入力データは、１５×２４＝３６０Ｖ
ＲＡＭ行を使用する。

【００４６】フレームバッファ１６内のディスプレイデ
ータの位置決めの例としては、ディスプレイ行０、列
０、ビット０が、ＶＲＡＭ層１内の、行１、ブロック
１、ビット１に記憶される。ディスプレイ行０、列０、
ビット２４は、ＶＲＡＭ層１内の、行３４６、ブロック
１、ビット１に記憶される。このようにして、行０、列
０における画素のそれぞれの新ビットは、２４の相異な
るＶＲＡＭ行の１つに記憶される。

【００４７】行０の次の列位置、すなわちディスプレイ
行０、列１に対する２４ビットのデータは、同じ相対Ｖ
ＲＡＭブロック内に行０、列０として記憶されるが、そ
のブロックの次のビット位置に記憶される。すなわち、
ディスプレイ行０、列１、ビット０は、ＶＲＡＭ内の行
１、ブロック１、ビット２に記憶される。

【００４８】行０の１６列から成るそれぞれのグループ
は、相異なるＶＲＡＭ層内に記憶される。すなわち、デ
ィスプレイ行０、列１７、ビット０は、ＶＲＡＭ層２内
の行１、ブロック１、ビット１に記憶される。

【００４９】次のディスプレイ行に対するデータは、新
しいＶＲＡＭブロック内に記憶される。行１、列０、ビ
ット０は、ＶＲＡＭ内の行１、ブロック２、ビット１に
記憶される。同じＶＲＡＭ行が、１６ディスプレイ行の
ために用いられ、１６ディスプレイ行から成るそれぞれ
のグループに対しては、相異なるＶＲＡＭ行が用いられ
る。

【００５０】上述のマッピングは、ディスプレイ行、
列、および画素ビット位置の、ＶＲＡＭ層、行、ブロッ
ク、およびビットに対する相対位置を示す単なる１例で
あることを理解すべきである。前項におけるフレームバ
ッファ１６のローディングに関する例は、今日市販され
ているＶＲＡＭの構成およびアドレス指定の方式に向け
てのものである。他のローディングシーケンスも可能で
あると考えられる。しかし、このローディングの重要な
特徴は、ＶＲＡＭ行がビットフレームとしてダウンロー
ドされうるように、ディスプレイビットフレームのＶＲ
ＡＭ行へのマッピングを可能ならしめることであり、図
６の割当て回路は、空になった利用しうるＶＲＡＭ行を
モニタすることができる。

【００５１】通常の２フレーム形「ピンポン」メモリ方
式においては、与えられたディスプレイ行に対するデー
タは、通常メモリ内の同じアドレスに存在する。しか
し、以下に説明するように、特殊な割当て回路は使用し
うるＶＲＡＭ行のアドレスを供給し、それによれば、任
意の与えられたディスプレイ行は、相次ぐフレームにお
いて相異なるＶＲＡＭ行へマップされる。この割当て回
路は、前述の相対メモリ位置方式を用い、その場合は、
ディスプレイビットの増分毎に、ＶＲＡＭ行が１５だけ
増加する。ディスプレイ列の増加毎にＶＲＡＭビットが
１だけ増加し、また１６列毎にＶＲＡＭ層が１だけ増加
する。ディスプレイ行の増分毎にＶＲＡＭブロックが１
だけ増加する。１６ディスプレイ行毎にＶＲＡＭ行が１
だけ増加する。

【００５２】ビットフレームに基づいて行なわれる、フ
レームバッファ１６からＳＬＭ１７へのデータのダウン
ローディングにおいては、１６ビットのビットフレーム
データがそれぞれのＶＲＡＭブロックから読取られる。
ディスプレイ行０のためには、ＶＲＡＭ層１、行１、ブ
ロック１から１６ビットのデータが読取られ、同時に、
ＶＲＡＭ層２、行１、ブロック１から１６ビットが読取
られ、等、となり、ディスプレイ行０の全ての列が同じ
相対ＶＲＡＭ行およびブロックからではあるが、しかし
相異なるＶＲＡＭ層から同時に読取られる。

【００５３】ディスプレイ行１のためには、ＶＲＡＭ層
１、行１、ブロック２から１６ビットのデータが読取ら
れ、１６列から成るそれぞれのグループは、相異なるＶ
ＲＡＭ層から読取られる。１６ディスプレイ行から成る
それぞれのグループは、新しいＶＲＡＭ行から読取られ
る。

【００５４】図６は、フレームバッファ１６のためのメ
モリの動的割当てに使用される回路６０を示す。以下に
説明されるように、割当て回路６０は、いくつかの機能
を行なう制御装置６１の制御下にある、いくつかのメモ
リデバイスおよびカウンタから構成されている。それ
は、ＦＩＦＯメモリ６２から利用可能なＶＲＡＭ行をフ
ェッチする。それは、入力データによるＶＲＡＭ行の充
填を制御する。それぞれのＶＲＡＭ行が充填された後、
それは、フレームバッファ１６からのデータがＳＬＭ１
７内の適正位置へ送られるように、そのＶＲＡＭ行のア
ドレスを、マッピングメモリ６７内の適正位置内に保管
する。

【００５５】ＦＩＦＯメモリ６２は、ロードされるため
に使用可能であるＶＲＡＭのアドレスのリストを含有す
る。それは、５１２ＶＲＡＭ行に対するアドレスのため
の容量を有し、従ってそれぞれのアドレスのためには９
ビットが必要である。

【００５６】一時レジスタ６３は、ＦＩＦＯメモリ６２
から得た２４個の９ビットアドレスを保持し、それは使
用されるべき次の２４ＶＲＡＭ行のアドレスを示す。そ
れぞれのＶＲＡＭ行のアドレスは、１６ディスプレイ行
を記憶するためのＶＲＡＭ行の始めを示す。レジスタ６
３は、標準的なランダムアクセスメモリデバイスから構
成されうる。

【００５７】レジスタ６３内の２４ＶＲＡＭ行アドレス
のいずれの１つが使用されるべきかは、いずれのビット
フレームがロードされるべきか、すなわち、ビット位置
０−２３のいずれが選択されるか、による。この選択
は、入力ビットセレクタ６４により行なわれる。入力ビ
ットセレクタ６４はまた、デシメーションプロセッサ１
５と通信する。

【００５８】いったんビットが選択され、対応するＶＲ
ＡＭ行が決定されると、相対ＶＲＡＭ列位置０−１５
が、入力列カウンタ６５および入力行カウンタ６６の出
力から決定される。ＶＲＡＭ列番号は、８ビットアドレ
スによって示され、その４つの最下位ビットは入力列カ
ウンタ６５からのものであり、４つの最上位ビットは入
力行カウンタ６６からのものである。

【００５９】いったんＶＲＡＭの行および列が決定され
ると、これらのアドレスは、スイッチ６０ａが「ＶＲＡ
Ｍ書込み」位置にある時、フレームバッファ１６へ供給
される。

【００６０】ディスプレイ行０、列０−１５からの１ビ
ットが記憶された後、入力ビットセレクタ６４は増加す
る。１６列の相次ぐブロックを記憶する４０層におい
て、ローディングはそれぞれの層に関し同時に行なわれ
る。次に、ディスプレイ行０、列０−１５に対する次の
ビット位置を表わす諸ビットが記憶される。このように
して、行０の全ての列からの全２４ビットがロードされ
る。次に、入力行カウンタ６６は増加して、次の行の全
ての列からの２４ビットが記憶されている間、その新し
い値を保持する。このプロセスは、１６ディスプレイ行
に対するデータがロードされてしまうまで続けられる。

【００６１】それぞれのＶＲＡＭ行がロードされる時、
スイッチ６０ｂは、マッピングメモリ６７が更新される
ように「マップテーブル更新」位置にある。マッピング
メモリ６７内のディスプレイ画素位置は、入力行カウン
タ６６からの４つの最上位ビットと、入力ビットセレク
タ６４からのビット位置とによって決定される。レジス
タ６３からのＶＲＡＭ行アドレスを用い、それぞれのＶ
ＲＡＭ行はディスプレイビット位置およびディスプレイ
行にマップされる。

【００６２】２４ＶＲＡＭ行が１６ディスプレイ行に対
するデータによってロードされた後には、制御装置６１
は他の２４ＶＲＡＭ行をフェッチする。制御装置６１
は、これらのアドレスをＦＩＦＯメモリ６２から得る。
ディスプレイ行０−１５に対してと同じローディングプ
ロセスがディスプレイ行１６−３１に対しても行なわれ
る。１６ディスプレイ行からなるそれぞれのグループ
は、２４ＶＲＡＭ行から成る新しいセクションと、ＶＲ
ＡＭ行のディスプレイ行およびビット位置へのマッピン
グとを必要とする。

【００６３】図４を再び参照すると、このローディング
は、ＳＬＭ１７へのダウンローディングバーストと比較
すればほぼ一定に行なわれる。フレームバッファ１６か
らのビットフレームの読出しにおいては、スイッチ６０
ａおよび６０ｂは「ＳＬＭ書込み」位置へスイッチされ
る。出力行カウンタ６８は９ビット値を発生し、その４
つの最上位ビットは、出力ビットセレクタ６９の出力と
共にマッピングメモリ６７へ供給される。このアドレス
データは、ＶＲＡＭ行アドレスへマップされるべきディ
スプレイ行およびビット位置を与える。さらに詳述する
と、これらの出力は組合わされて、マッピングメモリ６
７内のアドレステーブル０へインデックスを供給する。

【００６４】後のダウンローディングにおいて、出力ビ
ットセレクタ６９および出力行カウンタ６８から供給さ
れたインデックスは、ＶＲＡＭ直列レジスタのロードの
ためのＶＲＡＭ行を選択するために用いられるアドレス
を与える。ＶＲＡＭ直列レジスタは２５６クロックの間
クロックを受け、この時間内において、出力行カウンタ
６８は１６クロック毎に増加する。新しいＶＲＡＭ行
は、１／２ビットフレームの全てのディスプレイ行がダ
ウンロードされてしまうまで選択される。このプロセス
は、上部および下部のフレームバッファ１６ａおよび１
６ｂに対し同時に行なわれる。本説明の例においては、
１／２ビットフレームの全２４０行（１６×１５）がダ
ウンロードされてしまうまで、１５ＶＲＡＭ行が使用さ
れる。

【００６５】あるＶＲＡＭ行がＳＬＭ１７へダウンロー
ドされた後には、それは再使用されうる。そのアドレス
はＦＩＦＯメモリ６２へ送り返され、ＦＩＦＯリストの
底部に置かれる。

【００６６】他の実施例以上においては、本発明を特定の実施例に関して説明し
たが、この説明は限定的な意味に解釈されるべきもので
はない。開示された実施例のさまざまな改変ならびに別
の実施例は、本技術分野に習熟した者にとって明らかな
はずである。従って、特許請求の範囲は、本発明の真の
範囲内に属する全ての改変を含むように考慮されてい
る。

【００６７】以上の説明に関して更に以下の項を開示す
る。（１）画像の行を表わすデータを受け、上記データから
上記画像を再生する空間的光変調器と、制御線およびア
ドレス指定線を有し、入来データを記憶するビデオラン
ダムアクセスフレームメモリであって、上記データがメ
モリ行から構成されるセクション内に読込まれるように
なっており、それぞれの上記セクションがデータの１ビ
ットフレームを表わすデータを記憶するようになってい
る、上記ビデオランダムアクセスフレームメモリと、上
記フレームメモリのメモリ行を動的に割当てるメモリ割
当て回路であって、上記割当て回路が、使用可能なメモ
リ行のリストを記憶するための先入れ先出し（ＦＩＦ
Ｏ）メモリと、メモリ行を上記空間的光変調器のディス
プレイ行にマッピングするマッピングメモリと、上記Ｆ
ＩＦＯメモリから使用可能なメモリ行をフェッチし、メ
モリ行の充填を制御し、また上記マッピングメモリ内の
充填されたメモリ行のアドレスを保管するための制御装
置と、を有する上記メモリ割当て回路と、を含み、上記
マッピングメモリが、あるメモリ行がダウンロードされ
た時そのアドレスが上記ＦＩＦＯ内に置かれるように、
上記ＦＩＦＯと通信しており、さらに、上記フレームメ
モリへメモリアドレスを供給するためのスイッチであっ
て、上記アドレスの値が、上記フレームメモリが入来デ
ィスプレイデータをロードされるべきであるか、または
上記空間的光変調器へダウンロードされるべきであるか
に依存する、上記スイッチを含む、グラフィック画像の
行および列を表わすデータを記憶しかつディスプレイす
る投射回路。

【００６８】（２）上記メモリ割当て回路が、読込まれ
るそれぞれの現在の画素からの現在のビット位置に従っ
てメモリ行を選択する入力ビットセレクタをさらに有す
る、第１項記載の投射回路。

【００６９】（３）上記メモリ割当て回路が、上記メモ
リ内へデータがロードされる時上記メモリ内へアドレス
を供給する入力行カウンタおよび入力列カウンタをさら
に有する、第１項記載の投射回路。

【００７０】（４）上記メモリ割当て回路が、上記メモ
リからデータがダウンロードされる時上記メモリ内へ行
アドレスを供給する出力ビットセレクタおよび出力行カ
ウンタをさらに有する、第１項記載の投射回路。

【００７１】（５）上記フレームバッファがロードされ
るか、またはダウンロードされるかに依存して、上記マ
ッピングメモリへアドレスを供給するためのスイッチを
さらに含む、第１項記載の投射回路。

【００７２】（６）ビデオ情報を含有する信号を受信し
うる受信器と、上記受信器と通信して上記受信器から上
記信号を受け、かつ上記信号のビデオ成分を分離するチ
ューナと、上記チューナと通信して上記ビデオ成分を空
間的光変調器に用いるデータの組に変換するプロセッサ
と、行から構成されるセクション内へデータを読込み、
それぞれのセクションがいくつかのディスプレイ行から
の１ビット位置を記憶するようにして上記入来データを
記憶するビデオランダムアクセスフレームメモリと、上
記フレームメモリのメモリスペースを動的に割当てるメ
モリ割当て回路であって、上記割当て回路が、使用可能
なメモリ行のリストを記憶するための先入れ先出し（Ｆ
ＩＦＯ）メモリと、ＶＲＡＭ行を上記空間的光変調器の
ディスプレイ行にマッピングするマッピングメモリと、
上記ＦＩＦＯメモリから使用可能なメモリ行をフェッチ
し、メモリ行の充填を制御し、また上記マッピングメモ
リ内の充填されたメモリ行のアドレスを保管するための
制御装置と、を有する上記メモリ割当て回路と、光源
と、上記フレームメモリと通信して画像の行を表わすデ
ータを受け、上記データから上記画像を再生する空間的
光変調器と、上記画像を投射するための光学装置と、を
含む、画像を表わすデータを変調された光に変換するグ
ラフィック画像ディスプレイ装置。

【００７３】（７）上記メモリ割当て回路が、読込まれ
るそれぞれの現在の画素からの現在のビット位置に従っ
てメモリ行を選択する入力ビットセレクタをさらに有す
る、第６項記載のディスプレイ装置。

【００７４】（８）上記メモリ割当て回路が、上記メモ
リ内へデータがロードされる時上記メモリ内へアドレス
を供給する入力行カウンタおよび入力列カウンタをさら
に有する、第６項記載のディスプレイ装置。

【００７５】（９）上記メモリ割当て回路が、上記メモ
リからデータがダウンロードされる時上記メモリ内へ行
アドレスを供給する出力ビットセレクタおよび出力行カ
ウンタをさらに有する、第６項記載のディスプレイ装
置。

【００７６】（１０）上記フレームバッファがロードさ
れるか、またはダウンロードされるかに依存して、上記
マッピングメモリへアドレスを供給するためのスイッチ
をさらに含む、第６項記載のディスプレイ装置。

【００７７】（１１）入来ディスプレイデータをビデオ
ランダムアクセスメモリフレームバッファ内へ、上記デ
ィスプレイデータが上記メモリの行に基づいて上記フレ
ームバッファのビットフレーム内から読出されるよう
に、ロードするステップと、上記入来ディスプレイデー
タからの画素データの、ディスプレイビット、列、およ
び行による位置を、上記データがロードされる時、上記
メモリの、メモリ層、行、および列による位置へ、入力
マッピングするステップと、上記メモリ行の記録をそれ
らが上記フレームメモリから読出される時、それぞれの
メモリ行がそのデータをダウンロードされた後に再使用
されうるように、保持するステップと、上記メモリ行か
らデータがダウンロードされ終った後上記メモリ行が使
用可能になった時、上記メモリ行を入来ディスプレイデ
ータのために再使用するステップと、上記データのビッ
トフレームがダウンロードされる時、メモリ層、行、お
よび列の位置を、ディスプレイ行および列に出力マッピ
ングするステップと、を含む、空間的光変調器にビデオ
ランダムアクセスメモリフレームバッファを用いる方
法。

【００７８】（１２）上記ロードするステップが、それ
ぞれの画素における相次ぐビットを相異なるメモリ行に
ロードし、それぞれの行における相次ぐディスプレイ列
を相異なるメモリビットおよび層にロードし、また相次
ぐディスプレイ行を相異なるメモリブロックおよび行に
ロードすることによって行なわれる、第１１項記載の方
法。

【００７９】（１３）上記入力マッピングステップが、
それぞれの新しい入来ディスプレイ行および列に対して
増加する入力行カウンタおよび入力列カウンタからアド
レスを得ることにより行なわれる、第１１項記載の方
法。

【００８０】（１４）上記出力マッピングステップが、
それぞれの新しいビットフレームに対して増加する出力
ビットセレクタおよびディスプレイされるべきそれぞれ
の新しい行に対して増加する出力行カウンタからアドレ
スを得ることにより行なわれる、第１１項記載の方法。

【００８１】（１５）画像ディスプレイ装置における空
間的光変調器１７に対するフレームバッファ１６であ
る。このフレームバッファ１６は、全てのディスプレイ
行の１ビット位置から値を受けるＶＲＡＭ行から構成さ
れるセクションを有するビデオランダムアクセスメモリ
デバイス（ＶＲＡＭ）から構成される。割当て回路６０
は、データが書込まれている時に上記ＶＲＡＭ行を充填
するためのアドレスをフレームバッファ１６へ供給し、
ＶＲＡＭ行が空にされた時アドレスメモリを更新し、フ
レームバッファ１６からデータが読出されている時にＶ
ＲＡＭ行を空間的光変調器１７のディスプレイ行へマッ
ピングするためのアドレスを供給する。

【００８２】関連特許出願以下の特許出願は本出願に関連しており、それらは断わ
りなくここに参照されている。米国特許出願第６７８，７６１号、代理人事件整理番号
第ＴＩ−１５７２１号「ＤＭＤＡｒｃｈｉｔｅｃｔｕ
ｒｅａｎｄＴｉｍｉｎｇｆｏｒＵｓｅｉｎａ
Ｐｕｌｓｅ−ＷｉｄｔｈＭｏｄｕｌａｔｅｄＤｉ
ｓｐｌａｙＳｙｓｔｅｍ」米国特許出願第７５６，００７号、代理人事件整理番号
第ＴＩ−１６５０８号「ＤＭＤＤｉｓｐｌａｙＳｙ
ｓｔｅｍＣｏｎｔｒｏｌｌｅｒ」米国特許出願第７５５，９８１号、代理人事件整理番号
第ＴＩ−１６５１０号「ＤａｔａＦｏｒｍａｔｔｅｒ
ｗｉｔｈＯｒｔｈｏｇｏｎａｌＩｎｐｕｔ，Ｏｕ
ｔｐｕｔａｎｄＳｐａｔｉａｌＲｅｃｏｒｄｉｎ
ｇ」米国特許出願第７５６，０２６号、代理人事件整理番号
第ＴＩ−１６５１２号「ＰａｒｔｉｔｉｏｎｅｄＦｒ
ａｍｅＭｅｍｏｒｙｆｏｒＳｐａｔｉａｌＬｉ
ｇｈｔＭｏｄｕｌａｔｏｒ」

【図面の簡単な説明】

【図１】空間的光変調を用いるビデオディスプレイユニ
ットのための受信器および投射ディスプレイユニットを
示す。

【図２】図１のフレームバッファおよび空間的光変調
器、およびフレームバッファに対する関連制御信号を示
す。

【図３】それぞれが入力ユニットおよび関連制御信号に
関連する、上部および下部画素素子アレイを有する空間
的光変調器を示す。

【図４】ロードおよびアンロードされる時の、フレーム
バッファの内容のサイズを示す。

【図５】フレームバッファ内のディスプレイ画素に対す
るメモリスペースの割当てを示す。

【図６】フレームバッファにおけるデータの読込みおよ
び読出しのための動的メモリ割当て回路を示す。

【符号の説明】

１４投射ユニット１６フレームバッファ１７空間的光変調器６０割当て回路６０ａスイッチ６１制御装置６２ＦＩＦＯメモリ６７マッピングメモリ

Claims

【特許請求の範囲】

【請求項１】画像の行を表わすデータを受け、上記デ
ータから上記画像を再生する空間的光変調器と、制御線およびアドレス線を有し、入来データを記憶する
ビデオランダムアクセスフレームメモリであって、上記
データがメモリ行から構成されるセクション内に読込ま
れるようになっており、それぞれの上記セクションがデ
ータの１ビットフレームを表わすデータを記憶するよう
になっている、上記ビデオランダムアクセスフレームメ
モリと、上記フレームメモリのメモリ行を動的に割当てるメモリ
割当て回路であって、上記割当て回路が、使用可能なメ
モリ行のリストを記憶するための先入れ先出し（ＦＩＦ
Ｏ）メモリと、メモリ行を上記空間的光変調器のディス
プレイ行にマッピングするマッピングメモリと、上記Ｆ
ＩＦＯメモリから使用可能なメモリ行をフェッチし、メ
モリ行の充填を制御し、また上記マッピングメモリ内の
充填されたメモリ行のアドレスを保管するための制御装
置と、を有する上記メモリ割当て回路と、を含み、上記マッピングメモリが、あるメモリ行がダウンロード
された時そのアドレスが上記ＦＩＦＯ内に置かれるよう
に、上記ＦＩＦＯと通信しており、さらに、上記フレームメモリへメモリアドレスを供給す
るためのスイッチであって、上記アドレスの値が、上記
フレームメモリがディスプレイデータをロードされるべ
きであるか、または上記空間的光変調器へダウンロード
されるべきであるかに依存する、上記スイッチを含む、
グラフィック画像の行および列を表わすデータを記憶し
かつディスプレイする投射回路。
【請求項２】入来ディスプレイデータをビデオランダ
ムアクセスメモリフレームバッファ内へ、上記ディスプ
レイデータが上記メモリの行に基づいて上記フレームバ
ッファのビットフレーム内から読出されるように、ロー
ドするステップと、上記入来ディスプレイデータからの画素データの、ディ
スプレイビット、列、および行による位置を、上記デー
タがロードされる時、上記メモリの、メモリ層、行、お
よび列による位置へ、入力マッピングするステップと、上記メモリ行の記録をそれらが上記フレームメモリから
読出される時、それぞれのメモリ行がそのデータをダウ
ンロードされた後に再使用されうるように、保持するス
テップと、上記メモリ行からデータがダウンロードされ終った後上
記メモリ行が使用可能になった時、上記メモリ行を入来
ディスプレイデータのために再使用するステップと、上記データのビットフレームがダウンロードされる時、
メモリ層、行、および列の位置を、ディスプレイ行およ
び列に出力マッピングするステップと、を含む、空間的光変調器にビデオランダムアクセスメモ
リフレームバッファを用いる方法。