JPH05243263A - 低濃度にドーピングされた領域を有するトランジスタとその形成方法 - Google Patents
低濃度にドーピングされた領域を有するトランジスタとその形成方法Info
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- JPH05243263A JPH05243263A JP4336763A JP33676392A JPH05243263A JP H05243263 A JPH05243263 A JP H05243263A JP 4336763 A JP4336763 A JP 4336763A JP 33676392 A JP33676392 A JP 33676392A JP H05243263 A JPH05243263 A JP H05243263A
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Abstract
(57)【要約】
【目的】 トランジスタ１０または１１とその形成方法
とを提供する。 【構成】 トランジスタ１０は、基板１２を有する。基
板１２は、上部の誘電体層１４と、誘電体層１４の上に
ある分離された導電性制御電極１６とを有する。誘電性
領域１８は、分離された導電性制御電極１６の上にあ
り、誘電性領域２０は、分離された導電性制御電極１６
に隣接する。スペーサ３０は、誘電性領域２０に隣接す
る。エピタキシャル領域２４はスペーサ３０に隣接し、
スペーサ３０はエピタキシャル領域２４の部分の上にあ
る。誘電性領域２６は、エピタキシャル領域２４の上に
ある。高濃度にドーピングされたソースおよびドレーン
領域３２は、エピタキシャル領域２４の下にある。スペ
ーサ３０の下にあるＬＤＤ領域２８はソースおよびドレ
ーン領域３２に隣接し、それに対して電気的に接続され
ている。
とを提供する。 【構成】 トランジスタ１０は、基板１２を有する。基
板１２は、上部の誘電体層１４と、誘電体層１４の上に
ある分離された導電性制御電極１６とを有する。誘電性
領域１８は、分離された導電性制御電極１６の上にあ
り、誘電性領域２０は、分離された導電性制御電極１６
に隣接する。スペーサ３０は、誘電性領域２０に隣接す
る。エピタキシャル領域２４はスペーサ３０に隣接し、
スペーサ３０はエピタキシャル領域２４の部分の上にあ
る。誘電性領域２６は、エピタキシャル領域２４の上に
ある。高濃度にドーピングされたソースおよびドレーン
領域３２は、エピタキシャル領域２４の下にある。スペ
ーサ３０の下にあるＬＤＤ領域２８はソースおよびドレ
ーン領域３２に隣接し、それに対して電気的に接続され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、半導体技術
に関する。さらに詳しくは、ＭＯＳおよびバイポーラ・
トランジスタに関する。
に関する。さらに詳しくは、ＭＯＳおよびバイポーラ・
トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】低濃
度にドーピングされたドレーン（ＬＤＤ:Lightly doped
drain）金属酸化物半導体（ＭＯＳ）電界効果トランジ
スタ（ＦＥＴ）またはＬＤＤ ＭＯＳＦＥＴは、ドレー
ン領域とソース領域とを有し、それぞれ、チャンネル領
域に隣接した浅い低濃度にドーピングされた領域と、浅
い低濃度にドーピングされた領域に隣接するそれよりも
深く高濃度にドーピングされた領域と、を有するトラン
ジスタである。ＬＤＤ ＭＯＳＦＥＴは、いくつかの理
由のために集積回路産業により開発された。ＬＤＤ Ｍ
ＯＳＦＥＴを開発した主な理由は、既知の、理解されて
いるホット・キャリア注入現象を減少させるために用い
るためであった。ホット・キャリア注入は、装置の性能
と装置の寿命とを低下させるが、ＬＤＤを形成すること
によりホット・キャリア注入効果を小さくすることがで
きる。
度にドーピングされたドレーン（ＬＤＤ:Lightly doped
drain）金属酸化物半導体（ＭＯＳ）電界効果トランジ
スタ（ＦＥＴ）またはＬＤＤ ＭＯＳＦＥＴは、ドレー
ン領域とソース領域とを有し、それぞれ、チャンネル領
域に隣接した浅い低濃度にドーピングされた領域と、浅
い低濃度にドーピングされた領域に隣接するそれよりも
深く高濃度にドーピングされた領域と、を有するトラン
ジスタである。ＬＤＤ ＭＯＳＦＥＴは、いくつかの理
由のために集積回路産業により開発された。ＬＤＤ Ｍ
ＯＳＦＥＴを開発した主な理由は、既知の、理解されて
いるホット・キャリア注入現象を減少させるために用い
るためであった。ホット・キャリア注入は、装置の性能
と装置の寿命とを低下させるが、ＬＤＤを形成すること
によりホット・キャリア注入効果を小さくすることがで
きる。
【０００３】ＬＤＤ ＭＯＳＦＥＴの経時的な性能を改
善するために、トランジスタの材料層の厚みとＬＤＤ
ＭＯＳＦＥＴのセル表面積が小さくされた。このような
進歩と縮小のために、ホウ素の浸入により起こされる閾
値電圧の不安定，ドーピングの過剰拡散（outdiffusio
n），短絡チャンネル効果，漏洩電流，容量の増加およ
び絶縁の低下などの既知の現象があるので、集積回路の
設計者は新規のＬＤＤトランジスタの信頼性をより高く
する新規の方法を求めていた。
善するために、トランジスタの材料層の厚みとＬＤＤ
ＭＯＳＦＥＴのセル表面積が小さくされた。このような
進歩と縮小のために、ホウ素の浸入により起こされる閾
値電圧の不安定，ドーピングの過剰拡散（outdiffusio
n），短絡チャンネル効果，漏洩電流，容量の増加およ
び絶縁の低下などの既知の現象があるので、集積回路の
設計者は新規のＬＤＤトランジスタの信頼性をより高く
する新規の方法を求めていた。
【０００４】集積回路の設計者は、上述の問題のいくつ
かを克服するために、架設式（elevated）ソースおよび
ドレーンＭＯＳＦＥＴを開発した。架設式ソースおよび
ドレーンＭＯＳＦＥＴは、基板表面から物理的に持ち上
げられているソースおよびドレーン領域を用いて、短絡
チャンネル効果とドーピングの過剰拡散とを減らした。
架設式ソースおよびドレーンＭＯＳＦＥＴは、サリサイ
ド(salicide)またはケイ化物層が、既知のスパイキング
現象を介して基板にソースまたはドレーンを電気的に短
絡しやすいという欠点を持っている。スパイキング現象
は、普通は、材料の境界に沿ったエピタキシャル成長の
ファセッティング（faceting）に関係がある。ファセッ
ティングは、エピタキシャルから誘電体への境界に沿う
エピタキシャル領域の成長を不均一なものとしたり、抑
制する現象である。ファセッティングまたはスパイキン
グにより起こる電気的短絡により、電気的に短絡された
装置は動作不能になる。架設式ソースおよびドレーンＭ
ＯＳＦＥＴもまた、一定の接合深さを持たないソースお
よびドレーン領域を作り出すという欠点を持っている。
このように接合深さが変動すると、装置の性能，容量，
絶縁およびその他の重要な装置の特性とパラメータとが
影響を受けやすい。
かを克服するために、架設式（elevated）ソースおよび
ドレーンＭＯＳＦＥＴを開発した。架設式ソースおよび
ドレーンＭＯＳＦＥＴは、基板表面から物理的に持ち上
げられているソースおよびドレーン領域を用いて、短絡
チャンネル効果とドーピングの過剰拡散とを減らした。
架設式ソースおよびドレーンＭＯＳＦＥＴは、サリサイ
ド(salicide)またはケイ化物層が、既知のスパイキング
現象を介して基板にソースまたはドレーンを電気的に短
絡しやすいという欠点を持っている。スパイキング現象
は、普通は、材料の境界に沿ったエピタキシャル成長の
ファセッティング（faceting）に関係がある。ファセッ
ティングは、エピタキシャルから誘電体への境界に沿う
エピタキシャル領域の成長を不均一なものとしたり、抑
制する現象である。ファセッティングまたはスパイキン
グにより起こる電気的短絡により、電気的に短絡された
装置は動作不能になる。架設式ソースおよびドレーンＭ
ＯＳＦＥＴもまた、一定の接合深さを持たないソースお
よびドレーン領域を作り出すという欠点を持っている。
このように接合深さが変動すると、装置の性能，容量，
絶縁およびその他の重要な装置の特性とパラメータとが
影響を受けやすい。
【０００５】ＬＤＤおよび架設式ソースおよびドレーン
ＭＯＳＦＥＴは、依然として改良の必要があったが、バ
イポーラおよび相補型金属酸化物半導体（ＣＭＯＳ）ト
ランジスタは、通常ＢｉＣＭＯＳと呼ばれる新しい技術
に統合された。ＢｉＣＭＯＳ技術により、ＭＯＳＦＥＴ
技術における研究にさらに新しい問題点と考慮点とが加
わった。ＢｉＣＭＯＳ技術は、たいていの処理過程に関
して、新たな処理段階を必要とすることが多く、そのた
めに、処理の複雑性も増大する。従来のＢｉＣＭＯＳ技
術では、バイポーラの形態においてもＣＭＯＳの形態に
おいても、装置の寸法の縮小および装置の性能をさらに
妨げるような装置になりやすい。現在のところ、ＬＤＤ
および架設式ソースおよびドレーンＭＯＳＦＥＴの欠点
をなくする方法または装置は存在しない。
ＭＯＳＦＥＴは、依然として改良の必要があったが、バ
イポーラおよび相補型金属酸化物半導体（ＣＭＯＳ）ト
ランジスタは、通常ＢｉＣＭＯＳと呼ばれる新しい技術
に統合された。ＢｉＣＭＯＳ技術により、ＭＯＳＦＥＴ
技術における研究にさらに新しい問題点と考慮点とが加
わった。ＢｉＣＭＯＳ技術は、たいていの処理過程に関
して、新たな処理段階を必要とすることが多く、そのた
めに、処理の複雑性も増大する。従来のＢｉＣＭＯＳ技
術では、バイポーラの形態においてもＣＭＯＳの形態に
おいても、装置の寸法の縮小および装置の性能をさらに
妨げるような装置になりやすい。現在のところ、ＬＤＤ
および架設式ソースおよびドレーンＭＯＳＦＥＴの欠点
をなくする方法または装置は存在しない。
【０００６】
【課題を解決するための手段】本発明により、上述され
た必要性が満たされ、その他の利点が得られる。ある形
態においては、本発明はトランジスタと、そのトランジ
スタを作成する方法とから構成される。基板材料には、
その上に分離された導電性の制御領域が設けられ、さら
に分離された導電性制御領域の上に誘電性領域が設けら
れる。分離された導電性制御領域の周囲に隣接して、第
１スペーサが形成される。基板材料の一部が露出され、
基板材料の露出された部分からエピタキシャル領域が形
成される。このエピタキシャル領域は、第１スペーサに
隣接して形成される。第１スペーサが除去されて、基板
材料のドーピング可能な部分が形成される。基板材料の
ドーピング可能な部分がドーピングされて、第１被ドー
ピング領域と第２被ドーピング領域とが形成される。分
離された導電性制御領域に隣接する第２スペーサが形成
される。第２スペーサは、部分的にエピタキシャル領域
の上にかかっている。エピタキシャル領域がドーピング
されて、第３被ドーピング領域と、第４被ドーピング領
域とが形成される。
た必要性が満たされ、その他の利点が得られる。ある形
態においては、本発明はトランジスタと、そのトランジ
スタを作成する方法とから構成される。基板材料には、
その上に分離された導電性の制御領域が設けられ、さら
に分離された導電性制御領域の上に誘電性領域が設けら
れる。分離された導電性制御領域の周囲に隣接して、第
１スペーサが形成される。基板材料の一部が露出され、
基板材料の露出された部分からエピタキシャル領域が形
成される。このエピタキシャル領域は、第１スペーサに
隣接して形成される。第１スペーサが除去されて、基板
材料のドーピング可能な部分が形成される。基板材料の
ドーピング可能な部分がドーピングされて、第１被ドー
ピング領域と第２被ドーピング領域とが形成される。分
離された導電性制御領域に隣接する第２スペーサが形成
される。第２スペーサは、部分的にエピタキシャル領域
の上にかかっている。エピタキシャル領域がドーピング
されて、第３被ドーピング領域と、第４被ドーピング領
域とが形成される。
【０００７】本発明は以下の詳細な説明と、添付の図面
とにより、当業者に理解されるだろう。
とにより、当業者に理解されるだろう。
【０００８】
【実施例】図１は、ＭＯＳトランジスタ１０の断面であ
る。ＭＯＳトランジスタ１０は、基板１２を有し、基板
１２は、シリコン，エピタキシャル・シリコン，ゲルマ
ニウム，ガリウム・ヒ素などの任意の半導体材料から作
ることができる。基板の上に誘電体層１４が形成され
る。誘電体層１４は、通常は熱成長された乾燥した二酸
化シリコンであるが、酸化物−窒化物−酸化物（ＯＮ
Ｏ）や同様の誘電性材料であってもよい。誘電体層１４
の上に分離された導電性制御領域またはゲート１６が形
成される。ゲート１６は、通常は多結晶シリコンまたは
同様の導電性材料で作られる。誘電性領域１８が、ゲー
ト１６の上に形成される。誘電性領域１８は、窒化物，
二酸化シリコン（ＳｉＯ2 ），テトラエチルオルトケイ
酸塩（ＴＥＯＳ:tetra-ethyl-ortho-silicate ），リン
酸ホウケイ酸ガラス（ＢＰＳＧ:boro-phosphate-silica
te-glass）その他の同様の誘電体でよい。ゲート１６
は、再酸化されて、誘電性領域２０を形成する。誘電性
領域２０はゲート１６を保護して、ゲート１６の絶縁を
確保する。
る。ＭＯＳトランジスタ１０は、基板１２を有し、基板
１２は、シリコン，エピタキシャル・シリコン，ゲルマ
ニウム，ガリウム・ヒ素などの任意の半導体材料から作
ることができる。基板の上に誘電体層１４が形成され
る。誘電体層１４は、通常は熱成長された乾燥した二酸
化シリコンであるが、酸化物−窒化物−酸化物（ＯＮ
Ｏ）や同様の誘電性材料であってもよい。誘電体層１４
の上に分離された導電性制御領域またはゲート１６が形
成される。ゲート１６は、通常は多結晶シリコンまたは
同様の導電性材料で作られる。誘電性領域１８が、ゲー
ト１６の上に形成される。誘電性領域１８は、窒化物，
二酸化シリコン（ＳｉＯ2 ），テトラエチルオルトケイ
酸塩（ＴＥＯＳ:tetra-ethyl-ortho-silicate ），リン
酸ホウケイ酸ガラス（ＢＰＳＧ:boro-phosphate-silica
te-glass）その他の同様の誘電体でよい。ゲート１６
は、再酸化されて、誘電性領域２０を形成する。誘電性
領域２０はゲート１６を保護して、ゲート１６の絶縁を
確保する。
【０００９】図２は、第１スペーサを形成する段階を示
す。第１スペーサ２２は、誘電体層１４上で、誘電性領
域１８，２０に隣接して形成される。スペーサ２２は、
通常は誘電性材料から作られる。スペーサ２２に関して
は、多くの他の誘電物質を用いることができる。異なる
誘電物質は、それぞれが、異なるエッチング特性と誘電
性とを有する。そのために、誘電性領域１８とスペーサ
２２に、異なる誘電性材料の組合せを用いると、さまざ
まな利点と汎用性が生まれる。さまざまな形成方法に関
して誘電性材料を変えることの利点と汎用性とは、他の
図面を参照して後述する。
す。第１スペーサ２２は、誘電体層１４上で、誘電性領
域１８，２０に隣接して形成される。スペーサ２２は、
通常は誘電性材料から作られる。スペーサ２２に関して
は、多くの他の誘電物質を用いることができる。異なる
誘電物質は、それぞれが、異なるエッチング特性と誘電
性とを有する。そのために、誘電性領域１８とスペーサ
２２に、異なる誘電性材料の組合せを用いると、さまざ
まな利点と汎用性が生まれる。さまざまな形成方法に関
して誘電性材料を変えることの利点と汎用性とは、他の
図面を参照して後述する。
【００１０】ゲート１６，誘電性領域２０またはスペー
サ２２の下にない部分の誘電体層１４は、図３に示され
るように、従来の選択的エッチング処理により除去され
る。誘電性領域１４のエッチングにより、基板１２の２
カ所が露出される。図３を参照すると、基板１２の第１
部分は、ゲート１６の左側にあり、基板１２の第２部分
は、ゲート１６の右側にある。エピタキシャル領域２４
が基板１２の露出部分から成長する。エピタキシャル領
域２４はいずれも基板１２の上にあり、スペーサ２２に
隣接している。誘電性領域２６が、エピタキシャル領域
２４の上に形成される。誘電性領域２６は侵食して、エ
ピタキシャル領域２４とスペーサ２２との間に形成され
る。エピタキシャル成長が、酸化物または窒化物などの
異なる材料の界面に隣接して起こると、傾斜のある形成
または抑制された成長領域が界面に沿って形成される。
ファセッティングと呼ばれる現象により形成されるこの
抑制された成長形成は、エピタキシャル領域２４に関し
て、スペーサ２２に隣接するエピタキシャル領域２４の
部分が傾斜して不均一であるという事実により示され
る。
サ２２の下にない部分の誘電体層１４は、図３に示され
るように、従来の選択的エッチング処理により除去され
る。誘電性領域１４のエッチングにより、基板１２の２
カ所が露出される。図３を参照すると、基板１２の第１
部分は、ゲート１６の左側にあり、基板１２の第２部分
は、ゲート１６の右側にある。エピタキシャル領域２４
が基板１２の露出部分から成長する。エピタキシャル領
域２４はいずれも基板１２の上にあり、スペーサ２２に
隣接している。誘電性領域２６が、エピタキシャル領域
２４の上に形成される。誘電性領域２６は侵食して、エ
ピタキシャル領域２４とスペーサ２２との間に形成され
る。エピタキシャル成長が、酸化物または窒化物などの
異なる材料の界面に隣接して起こると、傾斜のある形成
または抑制された成長領域が界面に沿って形成される。
ファセッティングと呼ばれる現象により形成されるこの
抑制された成長形成は、エピタキシャル領域２４に関し
て、スペーサ２２に隣接するエピタキシャル領域２４の
部分が傾斜して不均一であるという事実により示され
る。
【００１１】スペーサ２２がエッチング除去されて、図
４に示されるように、エピタキシャル領域２４に隣接す
る誘電体層１４の２カ所の部分を露出させる。スペーサ
２２のエッチングにより形成されたこの２カ所の露出部
分は、これで基板１２のドーピング可能部分となった。
ドーピング段階、通常はイオン注入過程が実行されて、
エピタキシャル領域２４に隣接し誘電体層１４の下にあ
る第１被ドーピング領域および第２被ドーピング領域が
作られる。これらの被ドーピング領域は、低濃度にドー
ピングされたドレーン領域またはＬＤＤ領域２８と呼ば
れる。ＬＤＤ領域が図３の高温エピタキシャル段階の後
に形成されるために、図４のＬＤＤ領域は従来のＬＤＤ
構造に比べて、過剰拡散が少なく、ドーピング・プロフ
ィルはより制御しやすくなっている。さらに、過剰拡散
が少なくなったために、分離が改善され、より正確で一
貫したトランジスタ・チャンネル長が得られる。過剰拡
散の減少と共に、誘電性領域２０により、ＬＤＤ領域１
８が、実質的に形成され、その後で実質的にゲート１６
の下に拡散することを防ぐ。ＬＤＤ領域２８が、実質的
にゲート１６の下にならないようにする能力のために、
ミラー容量（Millercapacitance）として広く知られて
いるゲート対ソースおよびゲート対ドレーンの容量が小
さくなる。
４に示されるように、エピタキシャル領域２４に隣接す
る誘電体層１４の２カ所の部分を露出させる。スペーサ
２２のエッチングにより形成されたこの２カ所の露出部
分は、これで基板１２のドーピング可能部分となった。
ドーピング段階、通常はイオン注入過程が実行されて、
エピタキシャル領域２４に隣接し誘電体層１４の下にあ
る第１被ドーピング領域および第２被ドーピング領域が
作られる。これらの被ドーピング領域は、低濃度にドー
ピングされたドレーン領域またはＬＤＤ領域２８と呼ば
れる。ＬＤＤ領域が図３の高温エピタキシャル段階の後
に形成されるために、図４のＬＤＤ領域は従来のＬＤＤ
構造に比べて、過剰拡散が少なく、ドーピング・プロフ
ィルはより制御しやすくなっている。さらに、過剰拡散
が少なくなったために、分離が改善され、より正確で一
貫したトランジスタ・チャンネル長が得られる。過剰拡
散の減少と共に、誘電性領域２０により、ＬＤＤ領域１
８が、実質的に形成され、その後で実質的にゲート１６
の下に拡散することを防ぐ。ＬＤＤ領域２８が、実質的
にゲート１６の下にならないようにする能力のために、
ミラー容量（Millercapacitance）として広く知られて
いるゲート対ソースおよびゲート対ドレーンの容量が小
さくなる。
【００１２】図５に示されるように、ＬＤＤ領域２８の
上に、第２スペーサ３０が形成される。第２スペーサ３
０は、誘電性領域２０とエピタキシャル領域２４との間
に形成される。スペーサ３０は、スペーサ２２のエッチ
ングにより形成された開放領域を埋める。そのために、
スペーサ３０を用いると、金属などの導電層上に形成す
る際に起こる、形状による問題の発生が減る。スペーサ
３０は、スペーサ２２に沿って起こるファセッティング
のために不均一で傾斜している（図３参照）エピタキシ
ャル領域２４のファセッティング部分の上にできる。エ
ピタキシャル領域２４は、通常はイオン注入を介してド
ーピングされる。エピタキシャル領域のイオン注入は、
スペーサ３０がエピタキシャル領域２４のファセッティ
ング部分を覆っているためにきわめて均一になる。スペ
ーサ３０はまた、ＭＯＳトランジスタ１０を、スパイキ
ングとして知られる現象から保護する。スパイキング
は、ソースおよびドレーン領域の上にあり、それに接触
しているサリサイド領域が、ソースおよびドレーン領域
を「突き破り」、ソースおよびドレーン領域が基板に電
気的に短絡するときに起こる。この電気的短絡により、
どのような装置も役に立たなくなる。
上に、第２スペーサ３０が形成される。第２スペーサ３
０は、誘電性領域２０とエピタキシャル領域２４との間
に形成される。スペーサ３０は、スペーサ２２のエッチ
ングにより形成された開放領域を埋める。そのために、
スペーサ３０を用いると、金属などの導電層上に形成す
る際に起こる、形状による問題の発生が減る。スペーサ
３０は、スペーサ２２に沿って起こるファセッティング
のために不均一で傾斜している（図３参照）エピタキシ
ャル領域２４のファセッティング部分の上にできる。エ
ピタキシャル領域２４は、通常はイオン注入を介してド
ーピングされる。エピタキシャル領域のイオン注入は、
スペーサ３０がエピタキシャル領域２４のファセッティ
ング部分を覆っているためにきわめて均一になる。スペ
ーサ３０はまた、ＭＯＳトランジスタ１０を、スパイキ
ングとして知られる現象から保護する。スパイキング
は、ソースおよびドレーン領域の上にあり、それに接触
しているサリサイド領域が、ソースおよびドレーン領域
を「突き破り」、ソースおよびドレーン領域が基板に電
気的に短絡するときに起こる。この電気的短絡により、
どのような装置も役に立たなくなる。
【００１３】上方の導電層の形成や熱サイクルなどのそ
の後の処理により、エピタキシャル領域のドーピングは
基板内まで入り込み、ソースおよびドレーン領域３２が
形成される。ソースおよびドレーン領域３２は、エピタ
キシャル領域２４の下にあり、エピタキシャル領域２４
に隣接するＬＤＤ領域２８にそれぞれが電気的に接触し
ている。ソースおよびドレーン領域３２が基板内まで入
り込むので、漏洩電流や誘電体とエピタキシャル材料と
の界面領域に関わるその他の問題は見られなくなる。こ
れは、すべてのエピタキシャル界面領域が、すべてのソ
ースと基板との接合部およびドレーンと基板との接合部
から分離されているという事実によるものである。エピ
タキシャル領域をドーピングしたイオン注入が均一であ
ったために、ソースおよびドレーン領域３２は、きわめ
て均一である。ソースおよびドレーン領域３２はまた、
基板内では縦に深くない。ソースおよびドレーン領域３
２の基板内での縦の深さが小さいために、ＭＯＳトラン
ジスタ１０と他の隣接の装置との間の分離が改善され
る。また、ソースおよびドレーン領域３２の縦の深さが
小さいために、既知の望ましくない短絡チャンネル効果
が小さくなり、装置が論理「オフ」状態で機能するとき
にトランジスタ装置内を漏洩する電流であるオフ電流漏
洩が減る。
の後の処理により、エピタキシャル領域のドーピングは
基板内まで入り込み、ソースおよびドレーン領域３２が
形成される。ソースおよびドレーン領域３２は、エピタ
キシャル領域２４の下にあり、エピタキシャル領域２４
に隣接するＬＤＤ領域２８にそれぞれが電気的に接触し
ている。ソースおよびドレーン領域３２が基板内まで入
り込むので、漏洩電流や誘電体とエピタキシャル材料と
の界面領域に関わるその他の問題は見られなくなる。こ
れは、すべてのエピタキシャル界面領域が、すべてのソ
ースと基板との接合部およびドレーンと基板との接合部
から分離されているという事実によるものである。エピ
タキシャル領域をドーピングしたイオン注入が均一であ
ったために、ソースおよびドレーン領域３２は、きわめ
て均一である。ソースおよびドレーン領域３２はまた、
基板内では縦に深くない。ソースおよびドレーン領域３
２の基板内での縦の深さが小さいために、ＭＯＳトラン
ジスタ１０と他の隣接の装置との間の分離が改善され
る。また、ソースおよびドレーン領域３２の縦の深さが
小さいために、既知の望ましくない短絡チャンネル効果
が小さくなり、装置が論理「オフ」状態で機能するとき
にトランジスタ装置内を漏洩する電流であるオフ電流漏
洩が減る。
【００１４】ＣＭＯＳに用いる場合は、Ｎ型とＰ型のウ
ェルとソースおよびドレーンの拡散係数が異なる。これ
は、Ｐ型ドーピング剤（ホウ素）が、Ｎ型ドーピング剤
（ヒ素）よりも速く拡散するためである。このような拡
散の違いにより、Ｐ型ＣＭＯＳトランジスタとＮ型ＣＭ
ＯＳトランジスタに関して、深さが等しくない接合部が
できる。深さが異なるために、トランジスタ群はまた、
異なる特性で動作することになる。これは望ましいこと
ではないが、ＭＯＳトランジスタ１０では防ぐことがで
きる。
ェルとソースおよびドレーンの拡散係数が異なる。これ
は、Ｐ型ドーピング剤（ホウ素）が、Ｎ型ドーピング剤
（ヒ素）よりも速く拡散するためである。このような拡
散の違いにより、Ｐ型ＣＭＯＳトランジスタとＮ型ＣＭ
ＯＳトランジスタに関して、深さが等しくない接合部が
できる。深さが異なるために、トランジスタ群はまた、
異なる特性で動作することになる。これは望ましいこと
ではないが、ＭＯＳトランジスタ１０では防ぐことがで
きる。
【００１５】このように接合部の深さに差ができること
を、通常はヒ素または同様の原子をドーピング剤とし
て、まずＮ型装置に注入して、ヒ素を熱サイクルにさら
すことにより防ぐ。この熱サイクルにより、ヒ素または
同様のドーピング剤は、エピタキシャル領域２４内にさ
らに深く入り込む。この熱サイクルの後で、ホウ素また
は等価の物質を注入して、第２熱サイクルを介して入れ
る。ヒ素はすでに部分的に入り込んでいるので、基板の
ソースまたはドレーンの接合部が形成される前に拡散す
る距離は、ヒ素がホウ素よりも小さい。そのために、ホ
ウ素に比べて遅いヒ素の拡散が補正され、Ｐ型装置とＮ
型装置の接合部の深さはほぼ等しくなる。さらに、２種
注入(dual species implant)として知られているリンと
ヒ素の同時注入を用いて、同様の結果を得ることもでき
る。このように拡散のバランスをとる方法により、エピ
タキシャル領域２４をより厚くすることができ、エピタ
キシャルが厚くなると、回路の形状が改善される。
を、通常はヒ素または同様の原子をドーピング剤とし
て、まずＮ型装置に注入して、ヒ素を熱サイクルにさら
すことにより防ぐ。この熱サイクルにより、ヒ素または
同様のドーピング剤は、エピタキシャル領域２４内にさ
らに深く入り込む。この熱サイクルの後で、ホウ素また
は等価の物質を注入して、第２熱サイクルを介して入れ
る。ヒ素はすでに部分的に入り込んでいるので、基板の
ソースまたはドレーンの接合部が形成される前に拡散す
る距離は、ヒ素がホウ素よりも小さい。そのために、ホ
ウ素に比べて遅いヒ素の拡散が補正され、Ｐ型装置とＮ
型装置の接合部の深さはほぼ等しくなる。さらに、２種
注入(dual species implant)として知られているリンと
ヒ素の同時注入を用いて、同様の結果を得ることもでき
る。このように拡散のバランスをとる方法により、エピ
タキシャル領域２４をより厚くすることができ、エピタ
キシャルが厚くなると、回路の形状が改善される。
【００１６】また、誘電性領域１８とスペーサ２２とが
異なる材料であるか、同様の材料であるかによって、図
５の断面図に関連して他の処理のオプションが存在す
る。たとえば、誘電性領域１８がＴＥＯＳでできてお
り、スペーサ２２が窒化物でできているときは、誘電性
領域１８はスペーサ２２の除去中にあまりエッチングさ
れない。そのため、誘電性領域１８は、縦に厚くなっ
て、ゲート１６がエピタキシャル領域２４をドーピング
するために用いられるイオン注入によりドーピングされ
ることを防ぐ。そのため、ゲート１６は、エピタキシャ
ル領域２４がイオン注入される前か後に、別にドーピン
グしなければならない。スペーサ２２と誘電性領域１８
とが、いずれも例えば窒化物でできているときは、誘電
性領域１８は、スペーサ２２のエッチング段階中に部分
的にあるいは完全に除去されるので、イオン注入からゲ
ートを保護することはない。ゲートに対する保護がこの
ように失われるために、同一の１回のドーピング段階に
よってゲート１６とエピタキシャル領域２４のドーピン
グを行うことができる。エピタキシャル・ドーピングか
らゲート１６を保護することと、そのためにゲート１６
のドーピングをエピタキシャル領域２４から別に行うこ
とと、ゲート１６およびエピタキシャル領域２４を同時
にドーピングすることは、異なる利点を持っている。
異なる材料であるか、同様の材料であるかによって、図
５の断面図に関連して他の処理のオプションが存在す
る。たとえば、誘電性領域１８がＴＥＯＳでできてお
り、スペーサ２２が窒化物でできているときは、誘電性
領域１８はスペーサ２２の除去中にあまりエッチングさ
れない。そのため、誘電性領域１８は、縦に厚くなっ
て、ゲート１６がエピタキシャル領域２４をドーピング
するために用いられるイオン注入によりドーピングされ
ることを防ぐ。そのため、ゲート１６は、エピタキシャ
ル領域２４がイオン注入される前か後に、別にドーピン
グしなければならない。スペーサ２２と誘電性領域１８
とが、いずれも例えば窒化物でできているときは、誘電
性領域１８は、スペーサ２２のエッチング段階中に部分
的にあるいは完全に除去されるので、イオン注入からゲ
ートを保護することはない。ゲートに対する保護がこの
ように失われるために、同一の１回のドーピング段階に
よってゲート１６とエピタキシャル領域２４のドーピン
グを行うことができる。エピタキシャル・ドーピングか
らゲート１６を保護することと、そのためにゲート１６
のドーピングをエピタキシャル領域２４から別に行うこ
とと、ゲート１６およびエピタキシャル領域２４を同時
にドーピングすることは、異なる利点を持っている。
【００１７】別個にドーピングすることにより、個々の
用途によりよく適合できるドーピング法が得られる。ま
た、別個にドーピングすることにより、ＬＤＤ領域２８
などの拡散臨界領域が形成されないうちに、エピタキシ
ャル領域２４とゲート１６とにイオン注入することがで
きる。ＬＤＤ領域２８が形成されないうちにエピタキシ
ャル領域とゲート１６とをドーピングすることにより、
高温サイクルが既知の注入損傷を回復させて、ＬＤＤ領
域２８などの拡散臨界領域が形成されないうちに、ドー
ピング剤原子にソースおよびドレーン領域３２を形成さ
せることができる。選択的エピタキシャル成長の後で同
時にドーピングすることにより、処理段階を削減し、エ
ピタキシャル成長段階または予備洗浄段階などの高温サ
イクル中に、ゲート電極から隣接領域にホウ素が侵入す
ることを減らし、さらにドーピングの均一性を改善する
ことができる。
用途によりよく適合できるドーピング法が得られる。ま
た、別個にドーピングすることにより、ＬＤＤ領域２８
などの拡散臨界領域が形成されないうちに、エピタキシ
ャル領域２４とゲート１６とにイオン注入することがで
きる。ＬＤＤ領域２８が形成されないうちにエピタキシ
ャル領域とゲート１６とをドーピングすることにより、
高温サイクルが既知の注入損傷を回復させて、ＬＤＤ領
域２８などの拡散臨界領域が形成されないうちに、ドー
ピング剤原子にソースおよびドレーン領域３２を形成さ
せることができる。選択的エピタキシャル成長の後で同
時にドーピングすることにより、処理段階を削減し、エ
ピタキシャル成長段階または予備洗浄段階などの高温サ
イクル中に、ゲート電極から隣接領域にホウ素が侵入す
ることを減らし、さらにドーピングの均一性を改善する
ことができる。
【００１８】図６は、代替のスペーサ２２の形成方法の
断面図である。図６を図２と入れ替えることができる。
図６においては、エッチング段階を実行して、ゲート１
６または誘電性領域２０により覆われていないすべての
領域から、誘電体層１４を除去する。その後でスペーサ
２２が基板の上に、基板に接触して形成される。図６の
エッチング段階によっても、エピタキシャル成長に用い
ることのできる基板部分が露出される。この代替方法の
利点は、現在ゲート誘電体として機能している誘電体層
１４が、エピタキシャル領域２４とそのエピタキシャル
処理手順にさらされないことである。そのために、水素
汚染などの従来のエピタキシャルの問題が、ＭＯＳ臨界
ゲート誘電性領域において削減あるいは回避される。ゲ
ートが受ける保護は、大半は、誘電性領域１８，ゲート
１６，スペーサ２２および基板１２にどのような材料が
用いられるかにより決定される点にも留意されたい。
断面図である。図６を図２と入れ替えることができる。
図６においては、エッチング段階を実行して、ゲート１
６または誘電性領域２０により覆われていないすべての
領域から、誘電体層１４を除去する。その後でスペーサ
２２が基板の上に、基板に接触して形成される。図６の
エッチング段階によっても、エピタキシャル成長に用い
ることのできる基板部分が露出される。この代替方法の
利点は、現在ゲート誘電体として機能している誘電体層
１４が、エピタキシャル領域２４とそのエピタキシャル
処理手順にさらされないことである。そのために、水素
汚染などの従来のエピタキシャルの問題が、ＭＯＳ臨界
ゲート誘電性領域において削減あるいは回避される。ゲ
ートが受ける保護は、大半は、誘電性領域１８，ゲート
１６，スペーサ２２および基板１２にどのような材料が
用いられるかにより決定される点にも留意されたい。
【００１９】図７は、上述されたゲート１６とエピタキ
シャル領域２４とを同時にドーピングする段階をさらに
詳細に図示している。誘電性領域１８とスペーサ２２と
は両方とも同一の材料からできていることを前提とする
と、スペーサ２２のエッチング中に誘電性領域１８は除
去されるか、あるいは少なくとも部分的にエッチングさ
れる。このエッチングの様子を、縦の高さが少なくなっ
た誘電性領域１８により図７に示す。そのため、ゲート
１６はエピタキシャル領域２４の注入から保護されず、
ゲート１６とエピタキシャル領域２４とは同一のイオン
注入処理段階によりドーピングされる。
シャル領域２４とを同時にドーピングする段階をさらに
詳細に図示している。誘電性領域１８とスペーサ２２と
は両方とも同一の材料からできていることを前提とする
と、スペーサ２２のエッチング中に誘電性領域１８は除
去されるか、あるいは少なくとも部分的にエッチングさ
れる。このエッチングの様子を、縦の高さが少なくなっ
た誘電性領域１８により図７に示す。そのため、ゲート
１６はエピタキシャル領域２４の注入から保護されず、
ゲート１６とエピタキシャル領域２４とは同一のイオン
注入処理段階によりドーピングされる。
【００２０】集積回路産業においては、バイポーラ技術
とＣＭＯＳ技術の互換性は非常に重要である。バイポー
ラ処理とＣＭＯＳ処理とが根本的に異なっていると、Ｂ
ｉＣＭＯＳ技術は存在不可能あるいは実行不可能であ
る。図８は、図１ないし図５のＭＯＳトランジスタ１０
に関して示されたのと同じ処理過程から、どのようにバ
イポーラ・トランジスタ１１を作ることができるかを示
している。バイポーラ・トランジスタ１１を形成する過
程はＭＯＳトランジスタ１０の形成過程と非常に似てい
るので、いくつかの処理段階を簡単に説明する。また、
バイポーラ・トランジスタ１１とＭＯＳトランジスタ１
０ではいくつかの領域および層は類似のものである。こ
のように類似性があるために、バイポーラ・トランジス
タ１１とＭＯＳトランジスタ１０とは、同じようにラベ
ルを付けられた層と領域とをいくつか持っている。
とＣＭＯＳ技術の互換性は非常に重要である。バイポー
ラ処理とＣＭＯＳ処理とが根本的に異なっていると、Ｂ
ｉＣＭＯＳ技術は存在不可能あるいは実行不可能であ
る。図８は、図１ないし図５のＭＯＳトランジスタ１０
に関して示されたのと同じ処理過程から、どのようにバ
イポーラ・トランジスタ１１を作ることができるかを示
している。バイポーラ・トランジスタ１１を形成する過
程はＭＯＳトランジスタ１０の形成過程と非常に似てい
るので、いくつかの処理段階を簡単に説明する。また、
バイポーラ・トランジスタ１１とＭＯＳトランジスタ１
０ではいくつかの領域および層は類似のものである。こ
のように類似性があるために、バイポーラ・トランジス
タ１１とＭＯＳトランジスタ１０とは、同じようにラベ
ルを付けられた層と領域とをいくつか持っている。
【００２１】図８は、バイポーラ・トランジスタ１１を
示す。バイポーラ・トランジスタ全体は、バイポーラ・
トランジスタ１１のコレクタ電極として動作する被ドー
ピング・ウェル領域４４の上に形成される。バイポーラ
・トランジスタ１１は基板１２の上に形成される。ＭＯ
Ｓトランジスタ１０と異なり、バイポーラ・トランジス
タ１１には、ＭＯＳトランジスタ１０のゲート１６とほ
ぼ等しいエミッタ領域４２があるが、相違点はエミッタ
領域４２が基板１２に接触していることである。エミッ
タ領域４２の基板１２に対する接触は、誘電体層１４か
ら、エミッタ領域４２を形成するために用いられるバイ
ポーラ・トランジスタ１１の領域をエッチング除去する
ことにより達成される。このバイポーラ・エッチング段
階は、ＭＯＳトランジスタ１０に関しては、基板１２の
上にある誘電体層１４をエッチングしない。言い換えれ
ば、ＭＯＳトランジスタ１０は、バイポーラ誘電体層１
４のエッチング段階からマスキングされている。その後
で、バイポーラ・トランジスタ１１のエミッタ領域４２
が基板の上に、基板に直接接触するように形成される。
被ドーピング領域３４が、エミッタ領域４２の下にある
基板内に形成される。たいていの場合、被ドーピング領
域３４と被ドーピング・ウェル領域４４とは、従来のＣ
ＭＯＳ相補型被ドーピング・ウェルでは処理過程の初期
に形成される。被ドーピング領域３４は、バイポーラ・
トランジスタ１１に関してはベース電極の一部を形成す
る。ＭＯＳトランジスタ１０に関してはゲート１６の上
に、またバイポーラ・トランジスタ１１のエミッタ領域
４２の上に、誘電性領域１８が配置される。バイポーラ
誘電性領域１８は、図１ないし図５と、図７でＭＯＳト
ランジスタ１０に関して説明されたすべての長所を持っ
ている。
示す。バイポーラ・トランジスタ全体は、バイポーラ・
トランジスタ１１のコレクタ電極として動作する被ドー
ピング・ウェル領域４４の上に形成される。バイポーラ
・トランジスタ１１は基板１２の上に形成される。ＭＯ
Ｓトランジスタ１０と異なり、バイポーラ・トランジス
タ１１には、ＭＯＳトランジスタ１０のゲート１６とほ
ぼ等しいエミッタ領域４２があるが、相違点はエミッタ
領域４２が基板１２に接触していることである。エミッ
タ領域４２の基板１２に対する接触は、誘電体層１４か
ら、エミッタ領域４２を形成するために用いられるバイ
ポーラ・トランジスタ１１の領域をエッチング除去する
ことにより達成される。このバイポーラ・エッチング段
階は、ＭＯＳトランジスタ１０に関しては、基板１２の
上にある誘電体層１４をエッチングしない。言い換えれ
ば、ＭＯＳトランジスタ１０は、バイポーラ誘電体層１
４のエッチング段階からマスキングされている。その後
で、バイポーラ・トランジスタ１１のエミッタ領域４２
が基板の上に、基板に直接接触するように形成される。
被ドーピング領域３４が、エミッタ領域４２の下にある
基板内に形成される。たいていの場合、被ドーピング領
域３４と被ドーピング・ウェル領域４４とは、従来のＣ
ＭＯＳ相補型被ドーピング・ウェルでは処理過程の初期
に形成される。被ドーピング領域３４は、バイポーラ・
トランジスタ１１に関してはベース電極の一部を形成す
る。ＭＯＳトランジスタ１０に関してはゲート１６の上
に、またバイポーラ・トランジスタ１１のエミッタ領域
４２の上に、誘電性領域１８が配置される。バイポーラ
誘電性領域１８は、図１ないし図５と、図７でＭＯＳト
ランジスタ１０に関して説明されたすべての長所を持っ
ている。
【００２２】バイポーラ・トランジスタ１１のエピタキ
シャル領域２４は、スペーサを用いて形成される（図８
には示されていないが、ＭＯＳトランジスタ１０に関し
て図３に示されている）。エピタキシャル領域２４は、
誘電性エピタキシャル被覆層により覆われる。誘電体層
１４は前述されているが、誘電性エピタキシャル被覆層
にも誘電体層１４とラベルを付ける。この２つの誘電体
層に同一のラベルを付けるのは、ＭＯＳトランジスタ１
０の場合と異なり、２つの誘電体層がより多く相互に作
用して、バイポーラ・トランジスタ１１に関しては機能
的な面から区別することがより困難なためである。言い
換えれば、ＭＯＳトランジスタ１０の誘電体層１４はゲ
ート誘電体として用いられたが、バイポーラ・トランジ
スタ１１にはゲート誘電体は存在しない。そのため、バ
イポーラ・トランジスタ１１の２つの誘電体層間では理
論的な区別を付けることはできず、両方とも誘電体層１
４と呼ばれる。バイポーラ・トランジスタ１１に関して
ここで説明および図示したように、誘電体層１４を形成
するためには、いくつかのＭＯＳトランジスタ１０のＣ
ＭＯＳとの互換性をもつ段階が必要とされる点に留意さ
れたい。
シャル領域２４は、スペーサを用いて形成される（図８
には示されていないが、ＭＯＳトランジスタ１０に関し
て図３に示されている）。エピタキシャル領域２４は、
誘電性エピタキシャル被覆層により覆われる。誘電体層
１４は前述されているが、誘電性エピタキシャル被覆層
にも誘電体層１４とラベルを付ける。この２つの誘電体
層に同一のラベルを付けるのは、ＭＯＳトランジスタ１
０の場合と異なり、２つの誘電体層がより多く相互に作
用して、バイポーラ・トランジスタ１１に関しては機能
的な面から区別することがより困難なためである。言い
換えれば、ＭＯＳトランジスタ１０の誘電体層１４はゲ
ート誘電体として用いられたが、バイポーラ・トランジ
スタ１１にはゲート誘電体は存在しない。そのため、バ
イポーラ・トランジスタ１１の２つの誘電体層間では理
論的な区別を付けることはできず、両方とも誘電体層１
４と呼ばれる。バイポーラ・トランジスタ１１に関して
ここで説明および図示したように、誘電体層１４を形成
するためには、いくつかのＭＯＳトランジスタ１０のＣ
ＭＯＳとの互換性をもつ段階が必要とされる点に留意さ
れたい。
【００２３】ＭＯＳトランジスタ１０に関しては、スペ
ーサ２２（図３に図示）が除去されて、ＬＤＤ領域２８
が形成される。図８のバイポーラ・トランジスタ１１に
関しては同様の構造が形成されるが、この類似の構造は
異なる機能を行う。ＭＯＳトランジスタ１０に用いられ
たＬＤＤ形成注入は、バイポーラ・トランジスタ１１に
関しては、物理的に等価のベース接続領域３８を形成す
る。その後、エピタキシャル領域２４が、ベース領域ド
ーピング型でイオン注入される。その後の処理過程によ
り、ドーピング剤原子はエピタキシャル領域２４から基
板１２内に入れられ、被ドーピング領域４０を形成す
る。被ドーピング領域４０，３４と、ベース接続領域３
８とは共に、バイポーラ・トランジスタ１１の完全な、
電気的に接続されたベース電極を形成する。その後の処
理過程により、ドーピング剤原子がエミッタ領域４２か
ら出されて、基板１２内にドーピングされたエミッタ延
長領域３６が形成される。同時に、エミッタ領域４２と
被ドーピング・エミッタ延長領域３６が、バイポーラ・
トランジスタ１１のエミッタ電極を形成する。
ーサ２２（図３に図示）が除去されて、ＬＤＤ領域２８
が形成される。図８のバイポーラ・トランジスタ１１に
関しては同様の構造が形成されるが、この類似の構造は
異なる機能を行う。ＭＯＳトランジスタ１０に用いられ
たＬＤＤ形成注入は、バイポーラ・トランジスタ１１に
関しては、物理的に等価のベース接続領域３８を形成す
る。その後、エピタキシャル領域２４が、ベース領域ド
ーピング型でイオン注入される。その後の処理過程によ
り、ドーピング剤原子はエピタキシャル領域２４から基
板１２内に入れられ、被ドーピング領域４０を形成す
る。被ドーピング領域４０，３４と、ベース接続領域３
８とは共に、バイポーラ・トランジスタ１１の完全な、
電気的に接続されたベース電極を形成する。その後の処
理過程により、ドーピング剤原子がエミッタ領域４２か
ら出されて、基板１２内にドーピングされたエミッタ延
長領域３６が形成される。同時に、エミッタ領域４２と
被ドーピング・エミッタ延長領域３６が、バイポーラ・
トランジスタ１１のエミッタ電極を形成する。
【００２４】それゆえ、処理の流れの変形または追加を
３種または４種行った上で、バイポーラ装置を同一のＣ
ＭＯＳ処理の流れから作成することができ、高度の処理
互換性と反復性を持ったＢｉＣＭＯＳ回路の製造が可能
になる。
３種または４種行った上で、バイポーラ装置を同一のＣ
ＭＯＳ処理の流れから作成することができ、高度の処理
互換性と反復性を持ったＢｉＣＭＯＳ回路の製造が可能
になる。
【００２５】ここでは、以下の利点を持つ発明されたＭ
ＯＳトランジスタが提示される：（１）分離が改善され
る；（２）短絡チャンネルおよびホット・キャリアの行
動が改善される；（３）接合の過剰拡散が減少する；
（４）チャンネル長の定義の制御性が良くなる；（５）
ミクロン以下の形状の縮小の可能性が改善される；
（６）ＢｉＣＭＯＳ処理との互換性が得られる；（７）
接合深さがより浅くなる；（８）上部の導電層に関し
て、形状に関する問題点が少ない；（９）サリサイドま
たはケイ化物のスパイキングに関わる不良が少ない；
（１０）他の先進ＢｉＣＭＯＳ処理法に比べて処理段階
が少ない；（１１）基板の漏洩電流が少なくなる；（１
２）ゲート領域がエピタキシャル成長後にエピタキシャ
ル領域と同時にドーピングされると、ホウ素がゲート誘
電体やその他の周辺領域に侵入する可能性が小さくな
る；（１３）エピタキシャル処理（例えば水素汚染）か
らの装置保護が改善される；（１４）ミラー容量が小さ
くなる；（１５）接合が浅くなるためにオフ電流が改善
される。
ＯＳトランジスタが提示される：（１）分離が改善され
る；（２）短絡チャンネルおよびホット・キャリアの行
動が改善される；（３）接合の過剰拡散が減少する；
（４）チャンネル長の定義の制御性が良くなる；（５）
ミクロン以下の形状の縮小の可能性が改善される；
（６）ＢｉＣＭＯＳ処理との互換性が得られる；（７）
接合深さがより浅くなる；（８）上部の導電層に関し
て、形状に関する問題点が少ない；（９）サリサイドま
たはケイ化物のスパイキングに関わる不良が少ない；
（１０）他の先進ＢｉＣＭＯＳ処理法に比べて処理段階
が少ない；（１１）基板の漏洩電流が少なくなる；（１
２）ゲート領域がエピタキシャル成長後にエピタキシャ
ル領域と同時にドーピングされると、ホウ素がゲート誘
電体やその他の周辺領域に侵入する可能性が小さくな
る；（１３）エピタキシャル処理（例えば水素汚染）か
らの装置保護が改善される；（１４）ミラー容量が小さ
くなる；（１５）接合が浅くなるためにオフ電流が改善
される。
【００２６】ここでは、以下の利点を持つ発明されたバ
イポーラ・トランジスタが提示される：（１）分離が改
善される；（２）接合の過剰拡散が減少する；（３）ミ
クロン以下の形状の縮小の可能性が改善される；（４）
ＢｉＣＭＯＳ処理との互換性が得られる；（５）接合深
さがより浅くなる；（６）上部の導電層に関して、形状
に関する問題点が少ない；（７）サリサイドまたはケイ
化物のスパイキングに関わる不良が少ない；（８）他の
先進ＢｉＣＭＯＳ処理法に比べて処理段階が少ない；
（９）基板の漏洩電流が少なくなる；（１０）エピタキ
シャル処理（例えば水素汚染）からの装置保護が改善さ
れる。これらの利点は、ここで説明された発明されたＭ
ＯＳ装置と類似の方法で達成される。
イポーラ・トランジスタが提示される：（１）分離が改
善される；（２）接合の過剰拡散が減少する；（３）ミ
クロン以下の形状の縮小の可能性が改善される；（４）
ＢｉＣＭＯＳ処理との互換性が得られる；（５）接合深
さがより浅くなる；（６）上部の導電層に関して、形状
に関する問題点が少ない；（７）サリサイドまたはケイ
化物のスパイキングに関わる不良が少ない；（８）他の
先進ＢｉＣＭＯＳ処理法に比べて処理段階が少ない；
（９）基板の漏洩電流が少なくなる；（１０）エピタキ
シャル処理（例えば水素汚染）からの装置保護が改善さ
れる。これらの利点は、ここで説明された発明されたＭ
ＯＳ装置と類似の方法で達成される。
【００２７】本発明は、特定の実施例に関して図示およ
び説明されているが、当業者には別の修正や改良が可能
であろう。ここで説明された多結晶シリコン，二酸化シ
リコンなどのさまざまな材料は、いろいろに変えること
ができる。たとえば、多結晶シリコンをエピタキシャル
・シリコンと置き換えても、同じ基本的機能を果たすこ
とができる。ＢｉＣＭＯＳ装置を製造する際にバイポー
ラ・トランジスタとＣＭＯＳトランジスタとを同時に作
るためには、処理の流れに対していくつかの小さな追加
や変更が必要になることもある。閾値電圧注入，さまざ
まなドーピング法および熱処理など、他の技術をこれら
の装置に加えることもできる。そのため、本発明はここ
で示された特定の形式に制限されるものではなく、ま
た、添付の請求項には、本発明の精神と範囲から逸脱し
ないすべての改良を含むものであることを理解された
い。
び説明されているが、当業者には別の修正や改良が可能
であろう。ここで説明された多結晶シリコン，二酸化シ
リコンなどのさまざまな材料は、いろいろに変えること
ができる。たとえば、多結晶シリコンをエピタキシャル
・シリコンと置き換えても、同じ基本的機能を果たすこ
とができる。ＢｉＣＭＯＳ装置を製造する際にバイポー
ラ・トランジスタとＣＭＯＳトランジスタとを同時に作
るためには、処理の流れに対していくつかの小さな追加
や変更が必要になることもある。閾値電圧注入，さまざ
まなドーピング法および熱処理など、他の技術をこれら
の装置に加えることもできる。そのため、本発明はここ
で示された特定の形式に制限されるものではなく、ま
た、添付の請求項には、本発明の精神と範囲から逸脱し
ないすべての改良を含むものであることを理解された
い。
【図１】本発明によりトランジスタを製造する処理過程
の断面図である。
の断面図である。
【図２】本発明によりトランジスタを製造する処理過程
の断面図である。
の断面図である。
【図３】本発明によりトランジスタを製造する処理過程
の断面図である。
の断面図である。
【図４】本発明によりトランジスタを製造する処理過程
の断面図である。
の断面図である。
【図５】本発明によりトランジスタを製造する処理過程
の断面図である。
の断面図である。
【図６】本発明による図１ないし図５の過程の代替の処
理段階の断面図である。
理段階の断面図である。
【図７】本発明による図５のトランジスタの代替の実施
例の断面図である。
例の断面図である。
【図８】本発明により図１ないし図５の処理過程から作
成することのできるバイポーラ・トランジスタの実施例
の断面図である。
成することのできるバイポーラ・トランジスタの実施例
の断面図である。
１０ トランジスタ １２ 基板 １４ 誘電体層 １６ ゲート（分離された導電性制御領域） １８，２０，２６ 誘電性領域 ２２，３０ スペーサ ２４ エピタキシャル領域 ２８ ＬＤＤ（低濃度にドーピングされたドレーン）領
域 ３２ ソースおよびドレーン領域
域 ３２ ソースおよびドレーン領域
Claims (2)
- 【請求項１】 トランジスタ（１０）を形成する方法で
あって：基板材料（１２）を設ける段階；前記基板材料
上に分離された導電性制御領域（１６）を設けて、前記
分離された導電性制御領域の上に誘電性領域（１８）を
設ける段階；前記分離された導電性制御領域の周囲に隣
接して第１スペーサ（２２）を形成する段階；前記基板
材料の露出部を形成する段階；前記基板材料の前記露出
部から、前記第１スペーサに隣接するエピタキシャル領
域（２４）を形成する段階；前記第１スペーサ（３０）
を除去して、それにより前記基板材料のドーピング可能
な部分を形成する段階；前記第１スペーサの除去後に、
前記基板材料の前記ドーピング可能な部分をドーピング
して、前記基板材料内に第１被ドーピング領域（２８）
と第２被ドーピング領域（２８）とを形成する段階；前
記エピタキシャル領域上に一部かかる第２スペーサ（３
０）を、前記の分離された導電性制御領域に隣接して形
成する段階；および前記エピタキシャル領域（２４）を
ドーピングして、第３被ドーピング領域（３２）と第４
被ドーピング領域（３２）とを形成する段階；によって
構成されることを特徴とする方法。 - 【請求項２】 トランジスタであって：基板材料（１
２）と、前記基板材料の上の分離された導電性制御領域
（１６）；前記分離された導電性制御領域の上にある誘
電性領域（１８）；前記分離された導電性制御領域の周
囲に隣接するスペーサ（３０）；前記基板材料から形成
され、前記スペーサに隣接して一部スペーサの下にある
被ドーピング・エピタキシャル領域（２４）；前記スペ
ーサの下の基板材料の被ドーピング部分であって、第１
被ドーピング領域（２８）と第２被ドーピング領域（２
８）とを形成する部分；および前記被ドーピング・エピ
タキシャル領域の下にある第３被ドーピング領域（３
２）と第４被ドーピング領域（３２）であって、前記第
３被ドーピング領域は前記第１被ドーピング領域に接続
され、前記第４被ドーピング領域は前記第２被ドーピン
グ領域に接続されているドーピング領域群（３２）；に
よって構成されることを特徴とするトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US797580 | 1985-11-13 | ||
| US07/797,580 US5200352A (en) | 1991-11-25 | 1991-11-25 | Transistor having a lightly doped region and method of formation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243263A true JPH05243263A (ja) | 1993-09-21 |
Family
ID=25171235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336763A Pending JPH05243263A (ja) | 1991-11-25 | 1992-11-25 | 低濃度にドーピングされた領域を有するトランジスタとその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5200352A (ja) |
| JP (1) | JPH05243263A (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04348070A (ja) * | 1991-05-24 | 1992-12-03 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| KR940004711Y1 (ko) * | 1992-07-06 | 1994-07-20 | 조길완 | 흘러내림 방지 수단을 구비한 바지 |
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