JPH05242681A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【構成】 レプリカ回路２００によりセンスアンプ１０
０の出力信号振幅の中間レベルを検出する。また、イン
バータ７のレプリカとなるインバータ２０７により、イ
ンバータ７の閾値レベルを検出する。両検出レベルは差
動アンプ２１４に供給し、この差動アンプ２１４により
その両検出レベルの差に比例した信号を取出し、この信
号により閾値制御回路となるトランジスタ１３のゲート
電位を制御する。これにより、インバータ７の閾値レベ
ルとセンスアンプ１００の出力レベルとの関係に応じて
インバータ７の閾値レベルを制御可能となる。 【効果】 プロセスにおける製造上のばらつき等の閾値
変動要因に影響されることなくセンスアンプ１００の出
力信号の論理レベルの判別を確実に行うことができる。
よって、メモリセル９のデータ読出しの信頼性を向上さ
せ得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
する。

【０００２】

【従来の技術】従来、ハイレベル（以下、“Ｈ”とい
う。）及びローレベル（以下、“Ｌ”という。）の論理
レベル状態を持つ信号におけるその論理レベル状態を閾
値レベルに従って判別し、その判別論理レベル状態を増
幅するようになっている半導体集積回路として、例え
ば、メモリセルの保持レベルを読出すためのメモリ読出
し回路装置が知られている。

【０００３】図６は従来のセンスアンプの構成を示すも
のである。

【０００４】この図において、１，２は前段の増幅段と
なる差動アンプを形成するｎｐｎ形トランジスタであ
り、トランジスタ１のベースにはビットラインＢＬが接
続され、トランジスタ２のベースにはビットラインＢＬ
Ｂ(Bit Line Bar)が接続されている。トランジスタ１の
コレクタには電源電圧Ｖccが印加され、トランジスタ２
のコレクタには抵抗素子３を直列に介して電源電圧Ｖcc
が印加されている。この抵抗素子３とトランジスタ２の
コレクタとの接続点が差動アンプの出力端となる。トラ
ンジスタ１，２の共通接続点であるエミッタはｎチャネ
ル（以下、ｎｃｈという。）ＭＯＳトランジスタ４のソ
ース・ドレイン間を直列に介して接地されている。この
トランジスタ４のゲートは定電圧ＶCNが印加されてお
り、トランジスタ４は定電流源回路として機能するよう
になっている。

【０００５】５は差動アンプの出力駆動素子となるｎｐ
ｎ形トランジスタであり、このトランジスタ５のベース
はトランジスタ２のコレクタに接続され、同トランジス
タ５のコレクタは電源Ｖccに接続され、トランジスタ５
の出力端となるエミッタはｎｃｈＭＯＳトランジスタ６
のソース・ドレイン間を直列に介して接地されている。
このトランジスタ６も、そのゲートに定電圧ＶCNが印加
され、定電流源回路として機能するものとされている。

【０００６】これまでの構成において、メモリセルの肯
定出力側データが論理“１”、否定出力側データが論理
“０”であったとする。

【０００７】すると、ビットラインＢＬは“Ｈ”、ビッ
トラインＢＬＢは“Ｌ”となる。よって、トランジスタ
１はオン、トランジスタ２はオフとなり、電流はトラン
ジスタ１側のみに流れ、トランジスタ２には流れないの
で、トランジスタ２のコレクタは“Ｈ”となる。これに
より、トランジスタ５のベース・エミッタ間電圧だけ降
下した電圧がトランジスタ５のエミッタから論理“１”
として出力される。ここで、例えば、電源電圧Ｖccとし
て一般的な値である３．３［Ｖ］が供給されいるとした
場合、トランジスタ５のベースには３．３［Ｖ］が印加
され、そのベース・エミッタ間電圧が通常０．８［Ｖ］
であるため、トランジスタ５のエミッタには２．５
［Ｖ］が現れる。この２．５［Ｖ］が“Ｈ”、すなわ
ち、論理“１”のセンスアンプ出力とされる。

【０００８】また、メモリセルの肯定出力側データが論
理“０”、否定出力側データが論理“１”であるとす
る。

【０００９】この場合、ビットラインＢＬは“Ｌ”、ビ
ットラインＢＬＢは“Ｈ”となる。よって、トランジス
タ１はオフ、トランジスタ２はオンとなり、電流はトラ
ンジスタ２側にのみ流れ、トランジスタ１には流れな
い。ゆえに、この場合には、トランジスタ２のコレクタ
には電源電圧Ｖccから抵抗素子３の電圧降下分を差引い
た電圧が出現する。抵抗素子３の値としては一般に電圧
降下分が０．８［Ｖ］となるように設定されるため、ト
ランジスタ２のコレクタには２．５［Ｖ］が現れ、加え
てトランジスタ５のベース・エミッタ間の電圧降下を受
けて、センスアンプ出力としては１．７［Ｖ］の値が
“Ｌ”として発生される。

【００１０】このセンスアンプ出力端となるトランジス
タ５のエミッタにはインバータ回路７が接続されてお
り、これが上記閾値レベルに基づく判別論理レベル状態
を増幅する回路に相当する。このインバータ回路７はＣ
ＭＯＳトランジスタから構成され、ｐチャネル（以下、
ｐｃｈという。）ＭＯＳトランジスタとｎｃｈＭＯＳト
ランジスタとのバランスによって決定される閾値により
上記センスアンプからの出力を判定し、その判定に基づ
く論理レベルをＣＭＯＳレベルのフルスイング状態（す
なわち、信号が電源電圧Ｖccレベルと接地レベルとに変
化する状態）まで増幅するものである。

【００１１】よって、“Ｈ”が２．５［Ｖ］、“Ｌ”が
１．７［Ｖ］である上記センスアンプ出力は“Ｈ”が電
源電圧Ｖccレベル＝３．３［Ｖ］、“Ｌ”が接地レベル
＝０［Ｖ］の信号に増幅される。

【００１２】このインバータ７の次段には同一アーキテ
クチャのインバータ８が更に接続され、ここにおいて
は、インバータ７で既にフルスイング状態にされた信号
についてその論理レベル状態の反転処理が行われ最終的
に、センスアンプの出力論理レベル状態でメモリセルの
内容が出力される。

【００１３】このように、上記従来の回路によれば、メ
モリセルの内容がセンスアンプでまず取出され、その
後、その小振幅の信号がインバータ７によりフルスイン
グ状態に増幅されてから出力され、メモリセルの内容を
フルスイングの振幅で読出すことを可能としている。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の回路においては、インバータ７の閾値レベルを決定
するｐｃｈ、ｎｃｈ各ＣＭＯＳトランジスタのプロセス
上のばらつきの問題がある。すなわち、このプロセス上
のばらつきは閾値の変動を招き、ひどい場合、この閾値
が上記小振幅から外れ、論理レベルの判定が不能になる
こともある。

【００１５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはプロセス
における製造上の要因に影響されることなくレベル変動
信号の論理レベルの判別を確実に行うことができるよう
にした半導体集積回路装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体集積回路
装置は、レベル変動信号のレベル変動状態を閾値レベル
に従って判別し、かつその判別結果に従ってレベル変動
状態を増幅する制御対象回路と、閾値制御信号に従って
上記閾値レベルを上下させる閾値制御回路と、上記レベ
ル変動信号の振幅の中間レベルを検出する中間レベル検
出回路と、上記閾値レベルを検出する閾値検出回路と、
上記中間レベル検出回路による検出レベルと上記閾値検
出回路による検出レベルとの差に応じて上記閾値レベル
を上下させるための上記閾値制御信号を生成して上記閾
値制御回路に与える制御信号生成回路とを備えている。

【００１７】制御対象回路としては、レベル変動信号が
センサ増幅器の出力信号であり且つそのレベルを閾値レ
ベルに従って判別し且つ増幅するメモリ読出し回路を適
用可能である。

【００１８】レベル変動信号のレベル判別・増幅回路は
ＣＭＯＳ回路より形成されたインバータにより構成する
ことができる。

【００１９】また、このレベル判別・増幅回路はＣＭＯ
Ｓ回路を含む多入力論理ゲートにより構成することがで
きる。

【００２０】閾値制御回路は、例えば閾値制御信号をそ
のゲート制御信号として受けることにより、ＣＭＯＳ回
路の対称性を制御するＭＯＳトランジスタにより構成さ
れる。

【００２１】中間レベル検出回路はレベル変動信号を出
力する回路のレプリカ回路から構成することができる。

【００２２】閾値検出回路はレベル変動信号のレベル判
別及び増幅を行う回路のレプリカ回路から構成すること
ができる。

【００２３】制御信号生成回路は差動増幅回路から構成
することができる。

【００２４】

【作用】本発明によれば、レベル変動信号の振幅の中間
レベルと閾値レベルとを検出し、その両検出レベルの差
に応じて閾値レベルを制御するようになっているので、
その制御により各種閾値変動要因によるばらつきを吸収
することができ、プロセスにおける製造上の閾値変動要
因に影響されることなくレベル変動信号の論理レベルの
判別を確実に行うことができる。

【００２５】また、制御対象回路としてメモリ読出し回
路に適用することによりデータ読出しの信頼性向上を図
ることができる。

【００２６】閾値制御回路は、例えば閾値制御信号をそ
のゲート制御信号として受けることにより、ＣＭＯＳ回
路の対称性を制御するＭＯＳトランジスタにより構成す
れば、ＣＭＯＳ回路を構成するｎｃｈＭＯＳトランジス
タ及びｐｃｈＭＯＳトランジスタのうち少なくとも一方
に対し同一チャネルのＭＯＳトランジスタを直列に接続
するという簡単な回路変更で実現することができる。

【００２７】中間レベル検出回路や閾値検出回路をレベ
ル変動信号出力回路やレベル判別及び増幅を行う回路の
レプリカ回路から構成することにより、両者を同様のプ
ロセスを経て製造可能となり、検出値の信頼性が高い。

【００２８】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００２９】図１は本発明の第１実施例に係るメモリ読
出し回路装置を示すもので、この図において、図６の回
路と同一の構成要素については同一符号を付して説明を
省略する。

【００３０】図１において、９はメモリセル、１０〜１
２はビット線のロード回路を形成するｎｃｈＭＯＳトラ
ンジスタであり、トランジスタ１０〜１２全てのゲート
がイネーブルラインに接続される。トランジスタ１０の
ソース及びドレインはそれぞれビットラインＢＬあるい
はＢＬＢに接続され、トランジスタ１１のソースはビッ
トラインＢＬに接続され、同ドレインには電源電圧Ｖcc
が印加され、トランジスタ１２のソースはビットライン
ＢＬＢに接続され、同には電源電圧ＶDDが印加されてい
る。イネーブル信号ＥＮが“Ｈ”のときトランジスタ１
０〜１２がオンとなり、ロードとしての動作状態はトラ
ンジスタ１，２のベース電位はメモリセル９のデータに
依存することとなって、読出しが可能となる（イネーブ
ル状態）。本メモリの動作中、信号ＥＮは常に“Ｈ”に
保持されるものである。

【００３１】１００は素子１〜６からなる回路を総称す
るセンスアンプに対する符号です。このセンスアンプ１
００の出力信号がレベル変動信号に相当する。インバー
タ７は、このセンスアンプ１００の出力信号のレベルを
閾値レベルに従って判別し、かつその判別結果に従って
そのレベル変動状態を増幅する回路に相当する。

【００３２】１３は閾値制御回路としてｎｃｈＭＯＳト
ランジスタであり、このトランジスタ１３は、インバー
タ７を形成するｎｃｈＭＯＳトランジスタのソースと接
地との間に直列に挿入され、そのゲート制御信号により
インバータ７のＣＭＯＳ回路に関する対称性を制御する
ようになっている。すなわち、トランジスタ１３をオン
状態とするゲート電位の絶対値が上がるほどｎｃｈＭＯ
Ｓトランジスタによるプルダウン抵抗が下がり、閾値レ
ベルが下がることとなり、逆に、トランジスタ１３をオ
ン状態とするゲート電位の絶対値が下がるほどｎｃｈＭ
ＯＳトランジスタによるプルダウン抵抗が上がって、閾
値レベルが上がることとなる。

【００３３】２００はセンスアンプ１００のレプリカ回
路であって、このレプリカ回路２００はセンスアンプ１
００と同様のプロセスで製造され、センスアンプ１００
の出力信号振幅の中間レベルを検出する中間レベル検出
回路として機能する。２０１，２０２はその差動アンプ
レプリカを構成するｎｐｎ形トランジスタ、２０３は出
力レベル制御用抵抗素子のレプリカとなる抵抗素子、２
０４，２０６は定電流源回路のレプリカとなるｎｃｈＭ
ＯＳトランジスタ、２０５は出力駆動素子のレプリカと
なるｎｐｎ形トランジスタ、２１０〜２１２はイネーブ
ル制御回路のレプリカとなるｎｃｈＭＯＳトランジスタ
である。ここでは、トランジスタ２１０〜２１２のゲー
トには共通に電源電圧ＶG が印加され、全てオン状態と
される。トランジスタ２０１のベースはトランジスタ２
１０のドレインに接続され、トランジスタ２０２のベー
スはトランジスタ２１０のソースに接続されており、ビ
ットラインＢＬ，ＢＬＢが短絡された状態とされてい
る。トランジスタ２１１，２１２のドレインには電源電
圧ＶDDが印加され、トランジスタ２１１のソースはトラ
ンジスタ２０１のベースに接続され、トランジスタ２１
２のソースはトランジスタ２０２のベースに接続されて
いる。よって、トランジスタ２０１，２０２はそのベー
スが同電位でオン状態となり、両者のコレクタにはトラ
ンジスタ２０４により規定される電流値の半分ずつが流
れることとなるため、トランジスタ２０５からはセンス
アンプ１００の出力信号の中間電位が出力されることと
なる。

【００３４】２０７はインバータ７のレプリカとなるイ
ンバータ、２１３は閾値制御用トランジスタ１３のレプ
リカとなるｎｃｈＭＯＳトランジスタであり、インバー
タ２０７とトランジスタ２１３との相互の接続は、イン
バータ７とトランジスタ１３との接続関係と同様に行わ
れており、両者７，１３と同様のプロセスで製造され
る。よって、このインバータ２０７の閾値レベルはイン
バータ７の閾値レベルのプロセスによる変動に伴い変動
する。インバータ２０７の入力端子と出力端子とは短絡
され、このインバータ２０７はその入出力信号が閾値レ
ベルの点で安定動作状態となるようにされ、入出力接続
点からは閾値レベルが出力されるようになっており、閾
値検出回路として機能するものとされている。

【００３５】２１４は制御信号生成回路としての差動ア
ンプである。この差動アンプ２１４の反転入力端子には
レプリカ回路２００の出力信号が入力され、同アンプ２
１４の非反転入力端子にはインバータ２０７の出力信号
が入力されており、差動アンプ２１４からのその差に比
例した出力信号が得られるようになっている。この差動
アンプ２１４の出力信号はトランジスタ１３，２１３の
ゲート制御信号として与えられるようになっており、そ
のため、トランジスタ１３，２１３を常時オン状態とし
且つセンスアンプ１００の出力信号振幅の中間レベルに
閾値レベルを制御すべく入出力特性が設定されている。

【００３６】本実施例によれば、レプリカ回路２００に
よりセンスアンプ１００の出力信号振幅の中間レベルが
検出される。また、インバータ７のレプリカとなるイン
バータ２０７により、インバータ７の閾値レベルが検出
される。両検出レベルは差動アンプ２１４に供給される
ため、この差動アンプ２１４によりその両検出レベルの
差に比例した信号が取出され、この信号により閾値制御
回路となるトランジスタ１３のゲート電位が制御され
る。

【００３７】よって、インバータ２０７の閾値レベルが
レプリカ回路２００の出力レベルよりも大きいときに
は、差動アンプ２１４の出力信号の絶対値は小さくな
り、トランジスタ１３によるプルダウン抵抗が大きくな
り、インバータ７の閾値レベルが下がることとなる。

【００３８】また、インバータ２０７の閾値レベルがレ
プリカ回路２００の出力レベルよりも小さいときには、
差動アンプ２１４の出力信号の絶対値は大きくなり、ト
ランジスタ１３によるプルダウン抵抗が小さくなって、
インバータ７の閾値レベルが上がることとなる。

【００３９】図５は横軸にレプリカ回路２００の出力電
位（センスアンプ１００の出力中間電位）を取り、縦軸
に閾値レベルを取って、その閾値レベルが制御される状
態を示したもので、レプリカ回路２００の出力に応じて
閾値レベルが１．９［Ｖ］から２．３［Ｖ］まで制御さ
れているのが図５の曲線からわかる。

【００４０】このようにして、インバータ７の閾値レベ
ルはセンスアンプ１００の出力振幅の中間電位に制御さ
れるようになっているので、その制御により各種要因に
よる閾値レベルの変動を吸収することができ、プロセス
における製造上のばらつき、電源の変動等の閾値変動要
因に影響されることなくセンスアンプ１００の出力信号
の論理レベルの判別を確実に行うことができる。よっ
て、メモリセル９のデータ読出しの信頼性を向上させる
ことができることとなる。

【００４１】また、閾値制御回路は、インバータ７を構
成するｎｃｈＭＯＳトランジスタに対しｎｃｈＭＯＳト
ランジスタ１３を直列に接続するという簡単な回路変更
で実現することができる。

【００４２】センスアンプ１００の出力中間レベルやイ
ンバータ７の閾値レベルの検出を各レプリカ回路により
行うようにし、レプリカ回路は本来の回路と同様のプロ
セスを経て製造可能としているため、プロセス上の影響
はレプリカ回路にもコピーされ、検出値の信頼性が高
い。

【００４３】さらに、閾値制御回路としてのＭＯＳトラ
ンジスタはセル数分必要になるが残りは当該ＬＳＩ中で
１個だけ設ければ足りることとなり、非常にシンプルな
回路の付加で大きな利点を得ることができる。

【００４４】なお、図５に示されるように、レプリカ回
路２００の出力信号が１．９［Ｖ］以下、及び２．３
［Ｖ］以上では閾値レベルは全く変化されない。これ
は、センスアンプ１００の出力電位、差動アンプ２１４
の性能、インバータ７，２０７ののもともとのｐｃｈＭ
ＯＳとｎｃｈＭＯＳとの比によって決まるものであり、
ある程度、設計の段階でインバータ７，２０７のｐｃｈ
ＭＯＳとｎｃｈＭＯＳとの比をセンスアンプ１００の出
力に合わせておき、その上で、プロセス上の変動に対し
てインバータ７，２０７の閾値レベルを必要と考えられ
る範囲で補償するようにしているからである。

【００４５】図２は本発明の第２実施例に係るメモリ読
出し回路装置の構造を示すものである。

【００４６】図１に示す実施例ではインバータ７，２０
７の閾値レベルの制御をｎｃｈＭＯＳトランジスタ１
３，２１３により行うようにしているが、図２に示す本
実施例では、閾値制御回路及びそのレプリカをｐｃｈＭ
ＯＳトランジスタ１５，２１５で形成している。トラン
ジスタ１５は、ｐｃｈであるため、インバータ７のｐｃ
ｈＭＯＳトランジスタと電源との間に直列に接続され、
同様に、トランジスタ２１５もインバータ２０７のｐｃ
ｈＭＯＳトランジスタと電源との間に直列に接続されて
いる。

【００４７】差動アンプ２１４はそのｐｃｈに合わせ
て、トランジスタ１５，２１５を常時オン状態とし且つ
センスアンプ１００の出力信号振幅の中間レベルに閾値
レベルを制御すべく入出力特性が設定されている。

【００４８】本実施例による場合、インバータ２０７の
閾値レベルがレプリカ回路２００の出力レベルよりも大
きいときには、差動アンプ２１４の出力信号の絶対値は
小さくなり、トランジスタ１５によるプルアップ抵抗が
大きくなり、インバータ７の閾値レベルが下がることと
なる。

【００４９】また、インバータ２０７の閾値レベルがレ
プリカ回路２００の出力レベルよりも小さいときには、
差動アンプ２１４の出力信号の絶対値は大きくなり、ト
ランジスタ１５によるプルダウン抵抗が小さくなって、
インバータ７の閾値レベルが上がることとなる。

【００５０】したがって、本実施例によっても上記実施
例と同様の機能が得られ、同等の作用効果を得ることが
できる。

【００５１】図３は本発明の第３実施例に係るメモリ読
出し回路装置の構造を示すものである。

【００５２】上記実施例の回路ではいずれも閾値制御用
のトランジスタ１３，２１３，１５，２１５をインバー
タ７，２０７の電源端側に接続しているが、本実施例の
ものはＣＭＯＳ回路の中間に挿入されている。

【００５３】１６はその閾値制御回路をも含むインバー
タであり、このインバータ１６はｐｃｈＭＯＳトランジ
スタ１７とｎｃｈＭＯＳトランジスタ１８とでＣＭＯＳ
回路を形成し、トランジスタ１７のインバータ出力端子
となるドレインとトランジスタ１８のドレインとの間に
閾値レベル制御用のｎｃｈＭＯＳトランジスタ１９が挿
入されている。

【００５４】この回路の動作は上記第１実施例と同様で
あり、その詳細な説明は省略する。

【００５５】図４は本発明の第４実施例に係るメモリ読
出し回路装置の構成を示すものである。

【００５６】上記実施例の回路ではいずれもセンスアン
プ１００の出力信号についてレベル判別・増幅を行う回
路及びそのレプリカがインバータにより構成されている
が、本実施例の回路は２入力ナンドゲート２０，２２０
によりそれぞれを構成しており、チップイネーブルの他
にメモリのブロック毎の制御などを行うことができる構
造を有しているものの一例である。

【００５７】センスアンプ１００の出力信号はナンドゲ
ート２０の一方の入力端に供給されている。このナンド
ゲート２０はＣＭＯＳ回路を含み、閾値レベル制御用ト
ランジスタ１３はＣＭＯＳのｎｃｈＭＯＳトランジスタ
の接地側に接続されている。ナンドゲート２２０の出力
端と一つの入力端とは短絡されており、その出力レベル
が閾値レベルにおいて安定するようにされている。

【００５８】この回路における閾値レベル制御動作は上
記第１〜第３の実施例と同様である。ただし、これは、
ナンドゲート２０，２２０を開いた状態での動作であ
り、その制御はナンドゲート２０，２２０の他方の入力
端への信号により行うものである。

【００５９】本実施例によっても上記実施例と同等の作
用効果が得られることは勿論のことである。

【００６０】

【発明の効果】以上説明したように本発明によれば、レ
ベル変動信号の振幅の中間レベルと閾値レベルとを検出
し、その両検出レベルの差に応じて閾値レベルを制御す
るようになっているので、その制御により各種閾値変動
要因によるばらつきを吸収することができ、プロセスに
おける製造上の閾値変動要因に影響されることなくレベ
ル変動信号の論理レベルの判別を確実に行うことができ
る。

【００６１】また、制御対象回路としてメモリ読出し回
路に適用することによりデータ読出しの信頼性向上を図
ることができる。

【００６２】閾値制御回路は、例えば閾値制御信号をそ
のゲート制御信号として受けることにより、ＣＭＯＳ回
路の対称性を制御するＭＯＳトランジスタにより構成す
れば、ＣＭＯＳ回路を構成するｎｃｈＭＯＳトランジス
タ及びｐｃｈＭＯＳトランジスタのうち少なくとも一方
に対し同一チャネルのＭＯＳトランジスタを直列に接続
するという簡単な回路変更で実現することができる。

【００６３】中間レベル検出回路や閾値検出回路をレベ
ル変動信号出力回路やレベル判別及び増幅を行う回路の
レプリカ回路から構成することにより、両者を同様のプ
ロセスを経て製造可能となり、検出値の信頼性が高い。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路装置
を構成するメモリ読出し回路装置の構成を示す回路図。

【図２】本発明の第２実施例に係る半導体集積回路装置
を構成するメモリ読出し回路装置の構成を示す回路図。

【図３】本発明の第３実施例に係る半導体集積回路装置
を構成するメモリ読出し回路装置の構成を示す回路図。

【図４】本発明の第４実施例に係る半導体集積回路装置
を構成するメモリ読出し回路装置の構成を示す回路図。

【図５】横軸に中間レベル検出回路としてのレプリカ回
路の出力電位を取り、縦軸に閾値レベルを取って、その
閾値レベルが本発明装置により制御される状態を示す曲
線図。

【図６】従来のメモリ読出し回路装置の構成を示す回路
図。

【符号の説明】

１００ センスアンプ ７，１６ 制御対象インバータ ２０ 制御対象ナンドゲート １３，１５，１９ 閾値レベル制御用トランジスタ ２００ センスアンプレプリカ回路 ２０７，２１６ インバータレプリカ ２２０ ナンドゲートレプリカ ２１３ 閾値レベル制御用トランジスタレプリカ ２１４ 閾値制御信号生成用差動アンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡 辺 吉 規 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】レベル変動信号のレベル変動状態を閾値レ
   ベルに従って判別し、かつその判別結果に従ってレベル
   変動状態を増幅する制御対象回路と、 閾値制御信号に従って前記閾値レベルを上下させる閾値
   制御回路と、 前記レベル変動信号の振幅の中間レベルを検出する中間
   レベル検出回路と、 前記閾値レベルを検出する閾値検出回路と、 前記中間レベル検出回路による検出レベルと前記閾値検
   出回路による検出レベルとの差に応じて前記閾値レベル
   を上下させるための前記閾値制御信号を生成して前記閾
   値制御回路に与える制御信号生成回路とを備えている半
   導体集積回路装置。
2. 【請求項２】制御対象回路は、レベル変動信号がセンサ
   増幅器の出力信号であり且つそのレベルを閾値レベルに
   従って判別し且つ増幅するメモリ読出し回路である請求
   項１記載の半導体集積回路装置。
3. 【請求項３】レベル変動信号のレベルを判別し増幅する
   回路はＣＭＯＳ回路より形成されたインバータから構成
   されている請求項１、２のうちいずれか１項記載の半導
   体集積回路装置。
4. 【請求項４】レベル変動信号のレベルを判別し増幅する
   回路はＣＭＯＳ回路を含む多入力論理ゲートから構成さ
   れている請求項１、２のうちいずれか１項記載の半導体
   集積回路装置。
5. 【請求項５】閾値制御回路は、閾値制御信号をそのゲー
   ト制御信号として受けることにより、ＣＭＯＳ回路の対
   称性を制御するＭＯＳトランジスタから構成されている
   請求項３、４のうちいずれか１項記載の記載の半導体集
   積回路装置。
6. 【請求項６】中間レベル検出回路はレベル変動信号を出
   力する回路のレプリカ回路から構成されている請求項１
   〜５のうちいずれか１項記載の半導体集積回路装置。
7. 【請求項７】閾値検出回路はレベル変動信号のレベル判
   別及び増幅を行う回路のレプリカ回路から構成されてい
   る請求項１〜６のうちいずれか１項記載の半導体集積回
   路装置。
8. 【請求項８】制御信号生成回路は差動増幅回路から構成
   されている請求項１〜７のうちいいずれか１項記載の半
   導体集積回路装置。