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TWI390544B - 差動感測放大器電路 - Google Patents

差動感測放大器電路 Download PDF

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TWI390544B
TWI390544B TW097117614A TW97117614A TWI390544B TW I390544 B TWI390544 B TW I390544B TW 097117614 A TW097117614 A TW 097117614A TW 97117614 A TW97117614 A TW 97117614A TW I390544 B TWI390544 B TW I390544B
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TW097117614A
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Jer Hao Hsu
Tien Yen Wang
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Macronix Int Co Ltd
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Description

差動感測放大器電路
本發明一般關於積體電路，尤其是關於差動感測放大器，其可作為前置放大器及閂鎖電路。
感測放大器典型用於讀取記憶體陣列，如唯讀記憶體(ROM)陣列中記憶體細胞的狀態("0"或"1")。唯讀記憶體可能包含數百萬排列成行及列的記憶體細胞。以感測放大器讀取被選擇的細胞期間，每一行的細胞之源極可能與源極-行線連接，而被選擇的行之源極-行線可能與一參考電位或地連接。讀取被選擇的細胞期間，每一行的細胞之汲極可能與獨立的位元線(汲極-行線)連接，而被選擇的行之汲極-行線與感測放大器的輸入端連接。讀取被選擇的細胞期間，每一列的細胞之控制閘極與一字元線連接，且被選擇細胞的字元線與預定的選擇電壓連接。
在讀取作業期間，通過被選擇的細胞之電流與參考電流相比較，以決定此選擇的細胞是否已程式化為"0"或"1"。參考電路與第一電流感測放大器之輸入端連接，第一電流感測放大器之輸出端則與差動放大器之一端連接，第二感測放大器與欲讀取的選擇之記憶體細胞連接，此差動放大器將第一電流感測放大器的電壓輸出與第二感測放大器之電壓輸出相比較。若參考電路所包含的記憶體細胞實質上與欲讀取之記憶體細胞相同，則一般需要使電流感測放大器失衡，以達到介於程式化為"0"的選擇細胞之電流與程式化為"1"的選擇細胞之電流之間的 一參考電流。
關於習知技術的感測放大器之問題包含對雜訊靈敏、受限於迴轉率，以及時脈訊號(clock signal)從低至高期間，在輸入端產生回扣訊號(kickback)。因此，期待設計一種差動感測放大器，可增強記憶體讀取極限，降低回扣雜訊及增加速度表現。
本發明提供一種差動感測放大器，可配置為前置放大器或閂鎖電路，由連接切換電路之時脈訊號啟動。當時脈訊號設定在第一訊號階，差動感測放大器的切換電路被啟動，使得差動感測放大器配置為具有正回饋電路的前置放大器。當時脈訊號設定在第二訊號階，差動感測放大器的切換電路被關閉，使得差動感測放大器配置為閂鎖電路。對於一個讀取週期來說，差動感測放大器首先運作為前置放大器，接著作為閂鎖電路。
在一第一實施例中，差動感測放大器具有切換電路，此切換電路之上端與一對二極體型式電晶體耦合，切換電路之下端的差動對與正回饋電路耦合。在一第二實施例中，差動感測放大器具有切換電路及差動對(differential pair)，此切換電路之上端與一對電阻器耦合，差動對之下端與正回饋電路耦合。在一第三實施例中，差動感測放大器具有切換器及一對二極體型式電晶體，此切換器之上端與一差動對耦合，此對二極體型式電晶體之下端與正回饋電路耦合。
大致來說，一種差動感測放大器包含一電晶體(M3)及一電晶體(M4)以及一時脈訊號，電晶體(M3)具有一第一傳導端、一控制端及一第二傳導端，電晶體(M4)具有一第一傳導端、一控制端及一第二傳導端，M3電晶體之控制端與M4電晶體之控 制端連接。時脈訊號與M3電晶體之控制端及M4電晶體之控制端共同連接，時脈訊號具有一第一訊號階及一第二訊號階，當時脈訊號設定為第一訊號階，差動感測放大器配置為一前置放大器，當時脈訊號設定為第二訊號階，差動感測放大器配置為一閂鎖電路。
本發明之優點為包含差動輸入端、閂鎖電路及一對二極體型式電晶體，提供穩定的放大率。再者，本發明有益地在閂鎖致能之前，放大差動輸入訊號。再者，本發明具有正回饋電路，有益地增加正回饋的速度。
本發明之結構及方法由以下之實施方式詳細說明。此發明內容並非意圖定義本發明，本發明由申請專利範圍所界定。本發明之這些或其他實施例、特徵方面及優點可藉由下列之實施方式、申請專利範圍及伴隨的圖示而有進一步的了解。
現在參考第一圖之一電路圖，說明一差動感測放大器100，當時脈(CLK)訊號110設定為第一訊號階時，差動感測放大器100作為前置放大器。差動感測放大器100包含一差動放大器120、一切換器130、一對二極體型式電晶體140、一正回饋電路150、一第一輸出反相器160及一第二輸出反相器170。在此操作模式下，時脈訊號110設定為第一訊號階，以開啟切換器130，使得差動感測放大器100作為前置放大器，其中所有的電晶體M1 122、M2 124、M3 132、M4 134、M5 142、M6 144、M7 152及M8 154和一電流源126一同啟動。切換器130包含M3電晶體132及M4電晶體134，其上端分別與一對二極體型式電晶體M5 142及M6 144耦合，且其下端與差動對120 耦合。此對二極體型式電晶體M5 142及M6 144為PMOS(P通道MOS，即P通道金氧半導體)電晶體。正回饋電路150包含M7電晶體152及M8電晶體154，其提供部分前置放大器的正回饋。差動對120包含在M1電晶體122及M2電晶體124之兩NMOS(N通道MOS，即N通道金氧半導體)電晶體，其一同連接且由定電流源126偏壓。
在M3電晶體132之閘極端及M4電晶體134之閘極端之間共同連接時脈訊號110。M3電晶體132具有汲極端，共同連接M5電晶體142之源極端及M5電晶體142之閘極端。M4電晶體134具有汲極端，共同連接M6電晶體144之源極端及M6電晶體144之閘極端。M5電晶體142具有汲極端，連接至Vdd電壓146。M6電晶體144也具有汲極端，連接至Vdd電壓146。M3電晶體132也具有源極端，連接至M1電晶體122之汲極端。M4電晶體134也具有源極端，連接至M2電晶體124之汲極端。M1電晶體122及M2電晶體124接收差動輸入VP 127及VN 128，其中，M1電晶體122之閘極端連接至正電壓VP127，M2電晶體124之閘極端連接至負電壓VN128。電流源126具有一輸入端及一輸出端，輸入端共同連接M1電晶體122之源極端及M2電晶體124之源極端，輸出端接地129。
正回饋電路150設計為具有M7電晶體152及M8電晶體154，當時脈訊號110設定為1時，其作為前置放大器的一部份。M7電晶體152具有源極端，共同連接M4電晶體134之源極端、M8電晶體154之閘極端及第二反相器170之輸入端。M8電晶體154具有源極端，共同連接M3電晶體132之源極端、M7電晶體152之閘極端及第一反相器160之輸入端。M7 電晶體152具有汲極端，連接至Vdd電壓146。M8電晶體154也具有汲極端，連接至Vdd電壓146。第二反相器170產生一輸出訊號OUTB 172，第一反相器160產生一輸出訊號OUT 162。輸出訊號OUT 162為乃對應於輸出訊號OUTB 172反相之互補輸出訊號，使得當輸出訊號OUTB 172為高時，則輸出訊號OUT 162為低，或當輸出訊號OUTB 172為低時，則輸出訊號OUT 162為高。
當CLK訊號110為第一訊號階時，M3及M4電晶體132及134啟動，之後M3電晶體132啟動M5電晶體142，M4電晶體134啟動M6電晶體144。每一個M5電晶體142及M6電晶體144之閘極端連接至其源極端，使得每一個電晶體像作為一二極體。M3電晶體132連接至M5電晶體142，使其共同等效作為一小電阻器。M4電晶體134連接至M6電晶體144，使其共同等效作為一小電阻器。在這樣的配置下，因為迴路增益小於1，使得V01 180及V02 182之間的電壓關係維持穩定，以數學式表示則為V 01 -V 02 10*(VP-VN )。
如第二圖所示之電路圖，說明差動感測放大器200，當時脈訊號110設定為第二訊號階時，差動感測放大器200作為閂鎖電路。當時脈訊號為第二訊號階時，切換電路130為關閉狀態，M3電晶體132及M4電晶體134皆為關閉，之後也關閉M5電晶體142及M6電晶體144。四個電晶體M3 132、M4 134、M5 142及M6 144皆畫成具有些微陰影，以表示其位於關閉狀態。差動感測放大器200剩餘的部分仍是啟動的，包含差動對120及閂鎖電路150，如同輸出反相器160及170。差動感測放大器200可有效作為一閂鎖電路。在第一圖所述的前置放大器，M3 132、M4 134、M5 142及M6 144電晶體皆啟 動，M3 132及M5 142電晶體作為一小電阻器，且M4 134及M6 144電晶體作為一小電阻器。然而，在差動感測放大器200作為一閂鎖電路的操作模式，當時脈訊號110設定為第二訊號階，來自M3 132及M5 142電晶體的小電阻器值不再存在於差動感測放大器200中。相同地，在差動感測放大器200作為一閂鎖電路的操作模式，當時脈訊號110設定為第二訊號階，來自M4 134及M6 144電晶體的小電阻器值也不再存在於差動感測放大器200中。沒有平行的小電阻器，整體的輸出電阻值將會增加，使得全迴路增益(來自M1 122、M2 124、M7 152及M8 154電晶體)大於1。在此情況，V01 180及V02 182的電壓差會因為迴路增益大於1的而與最後階段之關聯性較大值。
下列表1簡述對於設定為第一訊號階的時脈訊號，在此例中為1，其功能的矩陣及電晶體的操作狀態，而時脈訊號設定為第二訊號階，則在此例中為0。
在第三圖中，顯示一電路圖，說明當時脈訊號設定為第一訊號階，在第一實施例中作為前置放大器的差動感測放大器100中的迴路增益。在此配置中，當時脈訊號設定為第一訊號階，M3電晶體132及M4電晶體134啟動，M5電晶體142及M6電晶體144也啟動。作為前置放大器的差動感測放大器100可以下列方式計算：A loop =g m 8 [(ro 3+ro 5)//(ro 1//ro 8)]*g m 7 *[(ro 4+ro 6)//(ro 2//ro 7)]<1 g m 8 *[ro 3+ro 5]*g m 7 *[(ro 4+ro 6)]<1∵(ro 1//ro 8)>>(ro 3+ro 5);(ro 2//ro 7)>>(ro 4+ro 6)∵g m 8 [ro 3+ro 5]=g m 7 *[(ro 4+ro 6)]∵ro 4≡1/gm 4;ro 6=1/gm 6∴此方程式符合g m 7 *[(ro 4+ro 6)]<1⇒g m 7 *(1/gm 4+1/gm 6)<1
第四圖為一電路圖，說明當時脈訊號設定為第二訊號階，在第一實施例中作為閂鎖電路的差動感測放大器200中的迴路增益。在此配置中，當時脈訊號設定為第二訊號階，M3電晶體132及M4電晶體134關閉，其留下仍啟動的M1電晶體122及M5電晶體142之間的一開放電路，及M2電晶體124及M6電晶體144之間的一開放電路。作為閂鎖的差動感測放大器200可以下列方式計算：A loop =g m 8 *(ro 1//ro 8)*g m 7 *(ro 2//ro 7)>>1
現在參考第五圖之電路圖，說明一差動感測放大500之第二實施例，當時脈訊號110設定為第一訊號階時，差動感測放大器500作為前置放大器，時脈訊號110設定為第二訊號階時，差動感測放大器500作為閂鎖電路。在此實施例中，差動感測放大器500設計為具有R1電阻器510，連接M3電晶體132及Vdd電壓146，取代M5電晶體142，R2電阻器520，連接M4電晶體134及Vdd電壓146，取代M6電晶體144。在此實施例中，具有R1電阻器510及R2電阻器520的差動感測放大器500相較於第一圖所述的差動感測放大器100，提供較大輸入共同模式範圍。
如第六圖之電路圖所示，說明一差動感測放大600之第三實施例，當時脈訊號110設定為第一訊號階時，差動感測放大器600作為前置放大器，時脈訊號110設定為第二訊號階時，差動感測放大器600作為閂鎖電路。在第一圖中的PMOS電晶體M5 142及M6 144被置換為NMOS電晶體M5 612、M6 614，以產生第六圖的配置。差動感測放大器600包含一對二極體型式電晶體610、切換電路130、差動放大器620、正回饋電路630、第一輸出反相器640及第二輸出反相器650。切換器130包含M3電晶體132及M4電晶體134，其下端分別與一對二極體型式電晶體M5 612及M6 614耦合，且其上端與差動對620耦合。正回饋電路630包含M7電晶體632及M8電晶體634，當時脈訊號110設定在第一訊號階，其提供正回饋給前置放大器，或當時脈訊號110設定為第二訊號階，其作為閂鎖電路。差動對620中，M1電晶體622及M2電晶體624一同連接且由定電流源626偏壓。
在M3電晶體132之閘極端及M4電晶體134之閘極端之間共同連接時脈訊號110。M3電晶體具有源極端，共同連接M5電晶體612之汲極端及M5電晶體612之閘極端。M4電晶體134具有源極端，共同連接M6電晶體614之汲極端及M6電晶體614之閘極端。M5電晶體612及M6電晶體614分別具有源極端接地129。M3電晶體132也具有汲極端，連接至M1電晶體622之源極端。M4電晶體134也具有汲極端，連接至M2電晶體624之源極端。電流源626具有一輸入端及一輸出端，輸入端連接至Vdd 146，輸出端共同連接至M1電晶體622的汲極區域及M2電晶體624的汲極區域。M1電晶體622及M2電晶體624接收差動輸入VP 628及VN 629，其中，M1電晶體622之閘極端連接至正電壓VP 628，M2電晶體624之閘極端連接至負電壓VN 629。
正回饋電路630設計為具有M7電晶體632及M8電晶體634，當時脈訊號110設定為第一訊號階時，其作為前置放大器的一部份，當時脈訊號110設定為第二訊號狀態時，其作為閂鎖。M7電晶體632具有汲極端，共同連接M4電晶體134之汲極端、M2電晶體624之源極端、M8電晶體634之閘極端及第一輸出反相器640之輸入端。M8電晶體634具有汲極端，共同連接M3電晶體132之汲極端、M1電晶體622之源極端、M7電晶體632之閘極端及第二輸出反相器650之輸入端。M7電晶體632及M8電晶體634之源極端接地。第一輸出反相器640產生一輸出訊號OUT 642，第二輸出反相器650產生一輸出訊號OUTB 652。輸出訊號OUTB 652為乃對應於輸出訊號OUT 642反相之互補輸出訊號，使得當輸出訊號OUT 642為高時，則輸出訊號OUTB 652為低，或當輸出訊號OUT 642為低時，則輸出訊號OUTB 652為高。
現在參考第七圖之電路圖，說明在差動感測放大器700中的一電阻電容(RC)延遲。在一般的放大器，需在精確度及速度之間衡量，當精確度高時，則速度低，反之亦然。在放大器700中，提供一閂鎖(未顯示)於輸出端，如第一圖所述，使得電阻器R710之值小，而非大電阻。在放大器的輸出端增加閂鎖的效果使得放大器產生高精確度，且維持放大器700的速度。
波形800說明在讀取作業期間，在差動感測放大器100的訊號電壓，如第八圖所示。在第一讀取作業期間，差動感測放大器100首先作為前置放大器810，且之後作為閂鎖820。在第二讀取作業期間，差動感測放大器100作為前置放大器830及閂鎖840。
時脈訊號110的第一訊號階及第二訊號階可以是選擇的設計而定。在一實施例中，第一訊號階具有二進位的1值，且在第二訊號階具有二進位的0值。在其他替代實施例中，第一訊號階具有二進位的0->1值，且在第二訊號階具有二進位的1->0值。
本發明之特定實施例已如前所述，其他變體、改編或改變亦未脫離本發明之精神及範圍。雖然本發明說明了三種不同的實施例，設計為一切換電路，其由以不同位置的差動對、一對二極體型式電晶體及一閂鎖電路所啟動的時脈訊號，以利用時脈訊號產生第一及第二訊號階及在放大器的輸出端增加閂鎖效果，使得放大器產生高精準度，且維持放大器的速度，改善習知感應放大器的雜訊感應，以及其速度遭到迴轉率的限制而無法提高速度或維持速度的缺點。可以為熟此技藝人士所瞭解的是相似或均等電路可以與此切換電路結合使用，皆未脫離本 發明之精神。因此，說明書及圖示僅為說明本發明之精神而非限定，本發明由下列的申請專利範圍所界定。
100、200、500、600、700‧‧‧差動感測放大器
110‧‧‧時鐘(CLK)訊號
120、620‧‧‧差動放大器
130‧‧‧切換器
140、610、612、614‧‧‧二極體型式電晶體
150、630‧‧‧正回饋電路
160、640‧‧‧第一輸出反相器
170、650‧‧‧第二輸出反相器
120、620‧‧‧差動對
122、124、132、134、142、144、152、154、612、614、622、624、632、634‧‧‧電晶體
126、626‧‧‧電流源
127、128、628、629‧‧‧差動輸入
129‧‧‧接地
146‧‧‧Vdd電壓
162、172、642、652‧‧‧輸出訊號
510、520、710‧‧‧電阻器
800‧‧‧波形
810、830‧‧‧前置放大器
820、840‧‧‧閂鎖
第一圖為說明根據本發明之差動感測放大器之一第一實施例，當時脈訊號設定為第一訊號階時，此差動感測放大器作為前置放大器的電路圖。
第二圖為說明根據本發明之差動感測放大器之一第一實施例，當時脈訊號設定為第二訊號階時，此差動感測放大器作為閂鎖電路的電路圖。
第三圖為說明根據本發明，當第一實施例之差動感測放大器作為前置放大器，在差動感測放大器的迴路增益的電路圖。
第四圖為說明根據本發明，當第一實施例之差動感測放大器作為閂鎖電路，在差動感測放大器的迴路增益的電路圖。
第五圖為說明根據本發明之差動感測放大器之一第二實施例，當時脈訊號設定為第一訊號階時，此差動感測放大器作為前置放大器的電路圖。
第六圖為說明根據本發明之差動感測放大器之一第二實施例，當時脈訊號設定為第二訊號階時，此差動感測放大器作為閂鎖電路的電路圖。
第七圖為說明根據本發明之差動感測放大器之電阻電容(RC)延遲的電路圖。
第八圖為說明根據本發明，在讀取作業期間，差動感測放大器之訊號電壓的電路圖。
100‧‧‧差動感測放大器
110‧‧‧時脈(CLK)訊號
120‧‧‧差動放大器
130‧‧‧切換器
140‧‧‧二極體型式電晶體
150‧‧‧正回饋電路
160‧‧‧第一輸出反相器
170‧‧‧第二輸出反相器
120‧‧‧差動對
122、124、132、134、142、144、152、154‧‧‧電晶體
126‧‧‧感測源
146‧‧‧Vdd電壓
127、128‧‧‧差動輸入
129‧‧‧接地
162、172‧‧‧輸出訊號

Claims (8)

  1. 一種差動感測放大器，包含：一切換電路，包含一第三電晶體(M3)及一第四電晶體(M4)，該第三電晶體(M3)具有一第一傳導端、一控制端及一第二傳導端，該第四電晶體(M4)具有一第一傳導端、一控制端及一第二傳導端，該第三電晶體(M3)之該控制端連接該M4電晶體之該控制端；一時脈訊號，與該第三電晶體(M3)之該控制端及該M4電晶體之該控制端共同連接，該時脈訊號包含一第一訊號階及一第二訊號階，當該時脈訊號設定為該第一訊號階，該差動感測放大器配置為一前置放大器，當該時脈訊號設定為該第二訊號階，該差動感測放大器配置為一閂鎖電路；一第一互連元件作為一電阻且將該第三電晶體(M3)之該第一傳導端與一第一偏壓電壓耦接；一第二互連元件作為一電阻且將該第四電晶體(M4)之該第一傳導端與該第一偏壓電壓耦接；以及一閂鎖電路，包含：一第七電晶體(M7)，具有一第一傳導端、一閘極端及一第二傳導端，該第七電晶體(M7)之該第一傳導端連接該第一偏壓電壓；以及一第八電晶體(M8)，具有一第一傳導端、一閘極端及一第二傳導端，該第八電晶體(M8)之該第一傳導端與該第一偏壓電壓連接，該第八電晶體(M8)之該閘極端與該第四電晶體(M4)之該第二傳導端及該第七電晶體(M7)之該第二傳導端連接，該第八電晶體(M8)之該第二傳導端與該第三電晶體(M3)之該第二傳導端及該第七電晶體(M7)之該閘極端連接。
  2. 如申請專利範圍1所述之差動感測放大器，其中：該第一互連元件包括一二極體型式(diode-connected)第五電晶體(M5)，具有一第一傳導端、一閘極端及一第二傳導端，該第五電晶體(M5)之該第一傳導端連接該第一偏壓電壓，該第五電晶體(M5)之該閘極端與該第五電晶體(M5)之該第二傳導端及該第三電晶體(M3)之該第一傳導端連接；以及該第二互連元件包括一二極體型式第六電晶體(M6)，具有一第一傳導端、一閘極端及一第二傳導端，該第六電晶體(M6)之該第一傳導端連接該第一偏壓電壓，該第六電晶體(M6)之該閘極端與該第六電晶體(M6)之該第二傳導端及該第四電晶體(M4)之該第一傳導端連接。
  3. 如申請專利範圍2所述之差動感測放大器，更包含一差動對電路，該差動對電路包含：一第一電晶體(M1)，具有一第一傳導端、一閘極端及一第二傳導端，該第一電晶體(M1)之該第一傳導端與該第三電晶體(M3)之該第二傳導端、該第八電晶體(M8)之該第二傳導端，及該第七電晶體(M7)之該閘極端連接，該第一電晶體(M1)之該閘極端連接一第一輸入電壓；一第二電晶體(M2)，具有一第一傳導端、一閘極端及一第二傳導端，該第二電晶體(M2)的該第一傳導端與該第四電晶體(M4)之該第二傳導端、該第七電晶體(M7)之該第二傳導端及該第八電晶體(M8)之該閘極端連接，該第二電晶體(M2)之該閘極端連接一第二輸入電壓，該第二輸入電壓與該第一輸入電壓相反；以及一電流源，包含一第一端及一第二端，該第一端與該第一電晶體(M1)之該第二傳導端及該第二電晶體(M2)之該第二傳導 端連接，且該第二端與一第二偏壓電壓連接。
  4. 如申請專利範圍3所述之差動感測放大器，更包含一第一反相器，該第一反相器包含一反相器輸入端及一反相器輸出端，該第一反相器之該反相器輸入端與該第四電晶體(M4)之該第二傳導端、該第七電晶體(M7)之該第二傳導端及該第八電晶體(M8)之該閘極端連接，該第一反相器產生與該反相器輸入端相反的一反相輸出訊號至該第一反相器之該反相器輸出端。
  5. 如申請專利範圍3所述之差動感測放大器，更包含一第二反相器，該第二反相器包含一反相器輸入端及一反相器輸出端，該第二反相器之該反相器輸入端與該第三電晶體(M3)之該第二傳導端、該第七電晶體(M7)之該閘極端及該第八電晶體(M8)之該第二傳導端連接，該第二反相器產生與該第二反向器之該反相器輸入端相反的一輸出訊號至該第二反相器之該反相器輸出端。
  6. 如申請專利範圍1所述之差動感測放大器，其中：該第一互連元件包括一第一電阻器(R1)，包含一第一端及一第二端，該第一電阻器(R1)之該第一端連接該第一偏壓電壓，該第一電阻器(R1)之該第二端連接該第三電晶體(M3)之該第一傳導端；以及該第二互連元件包括一第二電阻器(R2)，包含一第一端及一第二端，該第二電阻器(R2)之該第一端連接該第一偏壓電壓，該第二電阻器(R2)之該第二端連接該第四電晶體(M4)之該第一傳導端。
  7. 如申請專利範圍1所述之差動感測放大器，其中該第一訊號階包含一邏輯1。
  8. 如申請專利範圍1所述之差動感測放大器，其中該第二訊號階包含一邏輯0。
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