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JPH05175344A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH05175344A
JPH05175344A JP35696991A JP35696991A JPH05175344A JP H05175344 A JPH05175344 A JP H05175344A JP 35696991 A JP35696991 A JP 35696991A JP 35696991 A JP35696991 A JP 35696991A JP H05175344 A JPH05175344 A JP H05175344A
Authority
JP
Japan
Prior art keywords
wiring layer
dummy
lower wiring
connection hole
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP35696991A
Other languages
English (en)
Inventor
Katsushi Fujita
勝志 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP35696991A priority Critical patent/JPH05175344A/ja
Publication of JPH05175344A publication Critical patent/JPH05175344A/ja
Pending legal-status Critical Current

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  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 ローディング効果により接続孔の深さに差異
が生じることを防止する。 【構成】 選択的エッチングにより層間絶縁膜に、接続
孔と共にダミー接続孔を形成する。 【効果】 ダミー接続孔を設けることによって各部にお
けるその面積に対するエッチングすべき面積の比の均一
化を図ることができるのでローディング効果の軽減を図
ることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に層間絶縁膜に選択的エッチングにより該層間絶
縁膜の下側の下層配線層の表面を露出させる接続孔を形
成し、その後該接続孔にて上記下層配線層と接続される
上層配線層を形成する半導体装置の製造方法に関する。
【0002】
【従来の技術】半導体集積回路装置等の半導体装置の多
層配線は、下層配線層の形成後層間絶縁膜を形成し、次
に該層間絶縁膜に選択的エッチングによりコンタクトホ
ール(あるいはスルーホール)を形成して下層配線層の
表面を露出させ、その後、該下層配線層を形成するとい
う方法で形成される場合が多い。また、コンタクトホー
ル形成後すぐに下層配線層を形成するのではなく、コン
タクトホールを埋めるプラグコンタクトを形成し、その
後、該プラグコンタクトを介して下層配線層と接続され
る上層配線層を形成する場合が増えつつある。
【0003】その場合、プラグコンタクトは、層間絶縁
膜よりも厚いプラグコンタクト材料層を形成し、これを
全面エッチバックするという方法で形成される。そし
て、各コンタクトホール間の短絡を確実に避けるため
に、層間絶縁膜上にプラグコンタクト材料がなくなった
と思われる時点の後もエッチングを暫く続けることが必
要である。即ち、所謂オーバーエッチングが必要なので
ある。
【0004】
【発明が解決しようとする課題】ところで、選択的エッ
チングにはローディング効果が発生し所望どおりのエッ
チングが難しくなるという問題がある。このローディン
グ効果とは、エッチング面積の違い、具体的にはある部
分の面積に対するその部分におけるエッチングされる面
積の比の違いによりエッチングレートが変化するという
現象を指す。即ち、コンタクトホールは半導体装置の全
域に渡って略均一に配置されるとは限らず、疎の部分と
密の部分とができる。そして、疎の部分はその部分の面
積に対してエッチングされる面積の比が小さく、エッチ
ングレートが大きくなるのに対して、密の部分はその部
分の面積に対してエッチングされる面積の比が大きく、
エッチングレートが小さくなるのである。
【0005】特に、コンタクトホールをプラグコンタク
トで埋める場合、形成したプラグコンタクト用金属層の
エッチバックにおける全面エッチバックの段階とオーバ
ーエッチの段階とでエッチングレートに例えば1:10
というような大きな開きが生じ、その結果、エッチング
途中のある時点まではエッチングレートが遅いがその後
急激にエッチングレートが速くなるということが起きた
り、場所によってコンタクトホールの深さに差が生じ、
形状の均一性、制御性が悪くなるという問題があった。
【0006】本発明はこのような問題点を解決すべく為
されたものであり、一つの目的はローディング効果によ
り形状の制御性が悪くなったり、接続孔の深さに差異が
生じることを防止することにあり、他の目的はその防止
を下層配線層の下地に悪影響を及ぼさないようにしつつ
行うことにある。
【0007】
【課題を解決するための手段】請求項1の半導体装置の
製造方法は、選択的エッチングにより層間絶縁膜に、接
続孔と共にダミー接続孔を形成することを特徴とする。
請求項2の半導体装置の製造方法は、下層配線層と同時
にダミー下層配線層を形成し、その後これ等を覆う層間
絶縁膜を形成した後、該層間絶縁膜に上記下層配線層表
面を露出させる接続孔と共にダミー下層配線層上に位置
するダミー接続孔を形成することを特徴とする。
【0008】
【作用】請求項1の半導体装置の製造方法によれば、ダ
ミー接続孔を設けることによって各部におけるその面積
に対するエッチングすべき面積の比の均一化を図ること
ができるのでローディング効果の軽減を図ることができ
る。従って、ローディング効果による接続孔の深さの不
均一性を少なくすることができ、形状の均一性を高める
ことができると共に形状の制御性を高めることができ
る。請求項2の半導体装置の製造方法によれば、ダミー
接続孔の形成されるところにダミー下層配線層を形成す
るので、選択的エッチングによって下層配線層の下地の
ダミー接続孔の形成部分がダメージを受けることをその
ダミー下層配線層によって防止することができる。従っ
て、選択的エッチングによって下層配線層の下地のダミ
ー接続孔の形成部分がダメージを受けることを防止しつ
つローディング効果による接続孔の深さの不均一性を少
なくすることができる。
【0009】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図1(A)乃至(E)は
本発明半導体装置の製造方法の一つの実施例を工程順に
示す断面図である。 (A)下地、例えば半導体基板1上に下層配線層2を形
成した後、層間絶縁膜3を形成し、該層間絶縁膜3上に
レジスト膜4を形成し、該レジスト膜4を露光現像によ
りパターニングする。具体的には、コンタクトホールを
形成するための窓開部5が形成されるようにパターニン
グするが、単にそれにとどまらず、ダミーコンタクトホ
ールを形成するための窓開部5d、5dも形成されるよ
うにする。図1(A)はレジスト膜4の露光、現像後の
状態を示す。
【0010】ダミーコンタクトホールを形成するのは、
コンタクトホールの配置密度の疎の部分と密の部分の差
を少なくして配置密度の均一化を図り、それによって層
間絶縁膜3にコンタクトホールを形成するための選択的
エッチングにおけるローディング効果によるエッチング
レートの差異を小さくするためである。従って、ダミー
コンタクトホールは形成しようとする回路に全く影響し
ないようなところに設けなければならない。
【0011】(B)次に、上記レジスト膜4をマスクと
してRIEにより層間絶縁膜3を選択的にエッチング
し、その後、マスクとしたレジスト膜4を除去する。図
1(B)はレジスト膜4除去後の状態を示す。このRI
Eによって、層間絶縁膜3に単にコンタクトホール6が
形成されるだけでなく、ダミーコンタクトホール6も形
成される。従って、ダミーコンタクトホール6dを含め
たコンタクトホール6の配置密度が均一化され、どの部
分においてもその部分の面積に占めるエッチング面積の
比が大きく変ることがない。従って、ローディング効果
によってエッチングレートが大きく変化することのない
ようにできる。
【0012】(C)次に、図1(C)に示すように、コ
ンタクトプラグ層7を形成する。このコンタクトプラグ
層7の厚さは、層間絶縁膜3よりも厚くする。具体的に
は層間絶縁膜3上の部分における厚さtがコンタクトホ
ール6の径の2分の1程度になるようにすると良い。 (D)次に、コンタクトプラグ層7をエッチバックす
る。最初は全面的エッチバックが進行するが、全面的エ
ッチバックが終了してもエッチングを続ける。即ち、オ
ーバーエッチングする。この全面的エッチングからオー
バーエッチングに変るときローディング効果によりエッ
チングレートが変化するが、ダミーコンタクトホール6
dが設けられているのでその変化は小さいし、エッチン
グレートが場所的に大きく変化することもない。即ち、
ローディング効果の軽減を図ることができる。図1
(D)はエッチング終了後の状態を示す。
【0013】(E)その後、上層配線層8を形成し、更
に層間絶縁膜9を形成し、その後更に上層の配線層10
を形成する。このように、本半導体装置の製造方法によ
れば、ダミーコンタクトホール6dを設けることによっ
てローディング効果の軽減を図ることができ、延いては
エッチングレートの急激な変化、場所による不均一性を
少なくでき、形状の制御性を高めてコンタクトホールの
深さの均一性を高めることができる。
【0014】図2(A)乃至(E)は本発明半導体装置
の製造方法の他の実施例を示す断面図である。 (A)図2(A)に示すように、下地、例えば半導体基
板1上に下層配線層2及びダミー下層配線層2dを形成
する。ダミー下層配線層2dを形成するのは、コンタク
トホールのRIEによる形成時にダミーコンタクトホー
ルの形成箇所がRIEによってダメージを受けるのを防
止するためである。従って、ダミー下層配線層2dはダ
ミーコンタクトホール2dが形成されるところに形成し
なければならない。そして、その位置は当然のことなが
ら、形成しようとする回路に全く影響のないところに設
定しなければならない。
【0015】(B)次に 層間絶縁膜3を形成し、その
後、該層間絶縁膜3にコンタクトホール6及びダミーコ
ンタクトホール6dを形成する。ダミーコンタクトホー
ル6dを形成するのは第1の実施例の場合と同様の理由
である。ところで、ダミーコンタクトホール6dの形成
場所にはダミー下層配線層2dが形成されているので、
コンタクトホールを形成するRIEによって下地1のダ
ミーコンタクトホール6d形成箇所がダメージを受ける
虞れがなくなる。
【0016】(C)次に、図2(C)に示すようにプラ
グコンタクト層7を形成する。 (D)次に、図2(D)に示すようにプラグコンタクト
層7をエッチバックする。このときローディング効果が
軽減されることは第1の実施例の場合と同様である。 (E)その後、上層配線層8を形成し、更に層間絶縁膜
9を形成し、その後更に上層の配線層10を形成する。
【0017】このように、本半導体装置の製造方法によ
れば、ダミーコンタクトホール6dを設けることによっ
てローディング効果の軽減を図ることができ、延いては
エッチングレートの不均一性を少なくできると共に、ダ
ミーコンタクトホール6dの形成場所にはダミー下層配
線層2dが形成されているので、コンタクトホールを形
成するRIEによって下地1のダミーコンタクトホール
6d形成箇所がダメージを受ける虞れがなくなる。
【0018】
【発明の効果】請求項1の半導体装置の製造方法は、層
間絶縁膜に選択的エッチングにより該層間絶縁膜の下側
の下層配線層の表面を露出させる接続孔を形成し、その
後該接続孔にて上記配線層と接続される上層配線層を形
成する半導体装置の製造方法において、上記選択的エッ
チングにより接続孔と共にダミー接続孔を形成すること
を特徴とするものである。従って、請求項1の半導体装
置の製造方法によれば、ダミー接続孔を設けることによ
って各部におけるその部分の面積に占めるエッチングす
べき面積の比の均一化を図ることができるのでローディ
ング効果の軽減を図ることができる。依って、ローディ
ング効果による接続孔の深さの不均一性を少なくするこ
とができ、形状の均一性、制御性を高めることができ
る。
【0019】請求項2の半導体装置の製造方法は、下層
配線層の形成後該下層配線層上に層間絶縁膜を形成し、
該層間絶縁膜に選択的エッチングにより該層間絶縁膜の
下側の下層配線層の表面を露出させる接続孔を形成し、
その後、該接続孔にて上記配線層と接続される上層配線
層を形成する半導体装置の製造方法において、上記下層
配線層の形成時に同時にダミー下層配線層を形成し、更
に上記選択的エッチングにより接続孔と共に上記ダミー
下層配線層上に位置するダミー接続孔を形成することを
特徴とするものである。従って、請求項2の半導体装置
の製造方法によれば、ダミー接続孔の形成されるところ
にダミー下層配線層を形成するので、選択的エッチング
によって下層配線層の下地のダミー接続孔の形成部分が
ダメージを受けることをそのダミー下層配線層によって
防止することができる。従って、選択的エッチングによ
って下層配線層の下地のダミー接続孔の形成部分がダメ
ージを受けることを防止しつつローディング効果による
接続孔の深さの不均一性を少なくすることができる。
【図面の簡単な説明】
【図1】(A)乃至(E)は本発明半導体装置の製造方
法の一つの実施例を工程順に示す断面図である。
【図2】(A)乃至(E)は本発明半導体装置の製造方
法の他の実施例を工程順に示す断面図である。
【符号の説明】
1 下地 2 下層配線層 2d ダミー下層配線層 3 層間絶縁膜 6 接続孔 6d ダミー接続孔 7 プラグコンタクト 8 上層配線層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 層間絶縁膜に選択的エッチングにより該
    層間絶縁膜の下側の下層配線層の表面を露出させる接続
    孔を形成し、その後、該接続孔にて上記下層配線層と接
    続される上層配線層を形成する半導体装置の製造方法に
    おいて、 上記選択的エッチングにより接続孔と共にダミー接続孔
    を形成することを特徴とする半導体装置の製造方法
  2. 【請求項2】 下層配線層の形成後該下層配線層上に層
    間絶縁膜を形成し、該層間絶縁膜に選択的エッチングに
    より該層間絶縁膜の下側の下層配線層の表面を露出させ
    る接続孔を形成し、その後該接続孔にて上記配線層と接
    続される上層配線層を形成する半導体装置の製造方法に
    おいて、 上記下層配線層の形成時に同時にダミー下層配線層を形
    成し、 上記選択的エッチングにより接続孔と共に上記ダミー下
    層配線層上に位置するダミー接続孔を形成することを特
    徴とする半導体装置の製造方法
JP35696991A 1991-12-24 1991-12-24 半導体装置の製造方法 Pending JPH05175344A (ja)

Priority Applications (1)

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JP35696991A JPH05175344A (ja) 1991-12-24 1991-12-24 半導体装置の製造方法

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JP35696991A JPH05175344A (ja) 1991-12-24 1991-12-24 半導体装置の製造方法

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JPH05175344A true JPH05175344A (ja) 1993-07-13

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JP35696991A Pending JPH05175344A (ja) 1991-12-24 1991-12-24 半導体装置の製造方法

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JP (1) JPH05175344A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053143A (ja) * 1999-08-09 2001-02-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法と半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053143A (ja) * 1999-08-09 2001-02-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法と半導体装置

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