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KR100576414B1 - 반도체 소자의 랜딩 비아 제조 방법 - Google Patents

반도체 소자의 랜딩 비아 제조 방법 Download PDF

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KR100576414B1
KR100576414B1 KR1020040046380A KR20040046380A KR100576414B1 KR 100576414 B1 KR100576414 B1 KR 100576414B1 KR 1020040046380 A KR1020040046380 A KR 1020040046380A KR 20040046380 A KR20040046380 A KR 20040046380A KR 100576414 B1 KR100576414 B1 KR 100576414B1
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KR
South Korea
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interlayer insulating
forming
landing
semiconductor device
insulating layer
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조경수
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 랜딩 비아를 형성할 때 상, 하부 비아간의 미스 얼라인에 기인하는 반도체 소자의 신뢰도 저하를 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 포토 마스크 공정, 비아홀 형성 공정 및 비아 매립 공정을 반복 수행하여 랜딩 비아 구조를 형성하는 종래 방식과는 달리, 랜딩 비아를 구성하는 하부 비아를 형성한 후에 하부 비아의 상부 주변에 적어도 하부 비아의 상부 면적보다 큰 크기를 갖는 금속 재질의 더미 패턴을 형성하고, 그 위에 상부 비아를 형성하여, 상부 및 하부 비아간의 미스 얼라인을 방지함으로써, 상부 비아와 하부 금속 배선이 바람직하게 못하게 직접 도통되는 것을 방지할 수 있으며, 이를 통해 반도체 소자의 신뢰도 증가는 물론 그에 기인하는 반도체 제품의 생산성을 저하를 효과적으로 방지할 수 있는 것이다.

Description

반도체 소자의 랜딩 비아 제조 방법{METHOD FOR MANUFACTURING LANDING VIA OF SEMICONDUCTOR}
도 1a 내지 1i는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 랜딩 비아를 형성하는 과정을 도시한 공정 순서도,
도 2는 이상적인 반도체 소자용 랜딩 비아의 구조를 도시한 단면도,
도 3은 포토 마스크 공정에서의 미스 얼라인으로 인해 랜딩 비아가 미스 얼라인된 예를 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 제 1 금속 배선
106 : 제 1 층간 절연막 110 : 제 1 비아
112 : 더미 패턴 114 : 제 2 층간 절연막
118 : 제 2 비아 120 : 제 2 금속 배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 비아 상부에 다시 비아가 형성되는 랜딩 비아를 형성하는데 적합한 반도체 소자의 랜딩 비아 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 다층 구조의 반도체 소자에서는 하부 금속 배선과 상부 금속 배선간의 전기적인 접속을 위해 두 금속 배선 사이에 형성된 절연막(산화막 등)을 관통하는 비아를 형성하여 금속 물질을 매립하는 방법을 사용하는데, 경우에 따라서는 랜딩 비아를 형성하는 경우가 있다. 여기에서, 랜딩 비아는, 비아 상부에 다시 비아를 형성하는 기술로서 하부 비아와 상부 비아가 완전히 일치하여 각 비아를 채운 금속 물질이 꼭 하나의 금속처럼 상호 연결되도록 만든 비아를 의미한다.
한편, 반도체 소자에 형성된 금속 배선(또는 금속 패턴) 상의 목표 위치에 랜딩 비아를 만들기 위해서는 포토 마스크 공정을 통해 절연막 상에 포토 마스크(식각 마스크)를 형성하고, 이 포토 마스크를 이용하는 식각 공정을 통해 비아홀을 형성하며, 이후 비아홀 내부에 금속물질을 매립하는 공정을 수행하게 된다. 이때, 포토 마스크 공정 중에 미스 얼라인(miss-align)이 발생할 수 있는데, 이와 같이 미스 얼라인이 발생하는 경우 하부 비아의 형성되는 상부 비아가 일정 길이만큼 벗어나서 형성됨으로서, 여러 가지 문제를 야기시킬 수 있다.
즉, 일 예로서 도 2에 도시된 바와 같이, 하부 금속 배선(204)이 형성된 반도체 기판(202) 상에 필요에 따라 3개의 층간 절연막(206, 210, 214)을 사이에 두고 상부 금속 배선(218)이 형성된다고 가정할 때, 하부 금속 배선(204)과 상부 금속 배선(218)을 전기적으로 접속시키기 위해서는 각 층간 절연막(206, 210, 214)에 각각의 비아(208, 212, 216)를 형성하여야만 하는데, 가장 이상적으로는, 도 2에 도시된 바와 같이, 각 비아(208, 210, 212)가 일직선상으로 균일하게 정렬되는 구조가 된다.
그러나, 층간 절연막을 형성하고, 포토 마스크를 형성하며, 포토 마스크를 이용해 비아홀을 형성하고, 금속 물질을 매립하여 비아를 형성하는 과정을 n차(즉, 3차) 반복 수행함으로서, 랜딩 비아를 형성하는 종래 방법의 경우, 일 예로서 도 3에 도시된 바와 같이, 제 1 비아(308)를 형성하고 그 위에 제 1 층간 절연막(306)을 적층한 후 다시 제 2 비아(312)를 형성하기 위해 포토 마스크 작업을 수행할 때 미스 얼라인이 발생할 수 있으며, 이 경우 제 2 비아(312)의 형성을 위한 제 2 층간 절연막(310)의 식각 시에, 일 예로서 도 3에 도시된 바와 같이, 일부 영역(예컨대, 참조부호 A 영역)만큼 더 식각되고, 결과적으로 제 1 비아(308)의 상부에 제 2 비아(312)가 정확하게 형성되지 않고 제 1 비아(308)의 일부와 제 1 층간 절연막(306)의 일부에 걸쳐서 제 2 비아(312)가 형성되는 문제(비아간 미스 얼라인 문제)가 있으며, 이러한 문제는 결국 반도체 소자의 특성 신뢰도를 떨어뜨리는 요인으로 작용하고 있는 실정이다.
더욱이, 제 1 비아(308)와 제 2 비아(312)간의 미스 얼라인이 심할 경우 제 2 비아(312)와 하부 금속 배선(304)간이 직접적으로 도통되는 경우가 발생할 수 있는데, 이 경우 누설 전류의 증가나 회로의 단락 등에 기인하는 소자의 정상적인 작동이 불가능하게 되는 문제가 발생할 수 있으며, 이러한 문제는 결국 반도체 소자의 신뢰도 저하는 물론 제품의 생산성을 저하시키는 요인으로 작용하게 된다.
마찬가지로, 제 1 비아(308) 위에 제 2 비아(312)를 형성하는 것과 유사하 게, 제 2 비아(312) 위에 제 3 비아(316)를 형성할 경우에도 제 2 비아(312)를 형성할 때와 동일한 문제(즉, 참조부호 B로 표시된 바와 같은 미스 얼라인의 문제)가 발생할 수 있으며, 이러한 문제는 비아를 필요로 하는 층간 절연막의 적층 수가 증가할수록 더욱 심각하게 나타날 수 있다. 도 3에 있어서, 미설명 부호 302는 반도체 소자를, 314는 제 3 층간 절연막을, 318은 상부 금속 배선을 각각 의미한다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 랜딩 비아를 형성할 때 상, 하부 비아간의 미스 얼라인에 기인하는 반도체 소자의 신뢰도 저하를 방지할 수 있는 반도체 소자의 랜딩 비아 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상, 하부 비아간의 접촉 영역에 더미 패턴을 형성함으로써, 랜딩 비아를 구성하는 비아간의 미스 얼라인을 방지할 수 있는 반도체 소자의 랜딩 비아 제조 방법을 제공하는데 있다.
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상기 목적을 달성하기 위한 일 형태에 따른 본 발명은, 적어도 두 개의 비아가 수직 형태로 적층되는 반도체 소자의 랜딩 비아 구조로서, 상기 반도체 기판상의 하부 금속 배선 위에 하부 층간 절연막을 형성하는 과정과, 상기 하부 금속 배선의 상부에 있는 상기 하부 층간 절연막의 일부를 선택적으로 제거하여 상기 하부 금속 배선 상에 접속되는 하부 비아를 형성하는 과정과, 상기 하부 비아 주변에 있는 상기 하부 층간 절연막의 일부를 소정 두께만큼 제거하는 과정과, 상기 하부 층간 절연막이 제거된 영역에 상기 하부 비아와 접속되는 금속 재질의 더미 패턴을 형성하는 과정과, 상기 하부 층간 절연막, 하부 비아 및 더미 패턴 상에 상부 층간 절연막을 형성하는 과정과, 상기 하부 비아의 상부에 있는 상기 상부 층간 절연막의 일부를 선택적으로 제거하여, 상기 하부 비아 상에 접속되고, 그 상부에 상부 금속 배선이 접속되는 상부 비아를 형성하는 과정을 포함하는 반도체 소자의 랜딩 비아 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 적어도 두 개의 비아가 수직 형태로 적층되는 반도체 소자의 랜딩 비아 구조로서, 상기 반도체 기판상의 하부 금속 배선 위에 하부 층간 절연막을 형성하는 과정과, 상기 하부 금속 배선의 상부에 있는 상기 하부 층간 절연막의 일부를 선택적으로 제거하여 상기 하부 금속 배선 상에 접속되는 하부 비아를 형성하는 과정과, 상기 하부 비아의 상부 크기보다 적어도 큰 크기를 갖는 금속 재질의 더미 패턴을 상기 하부 비아의 상부에 접속 형성하는 과정과, 상기 더미 패턴이 형성된 반도체 기판 상에 상부 층간 절연막을 형성하는 과정과, 상기 더미 패턴의 상부에 있는 상기 상부 층간 절연막의 일부를 선택적으로 제거하여, 상기 더미 패턴 상에 접속되고, 그 상부에 상부 금속 배선이 접속되는 상부 비아를 형성하는 과정을 포함하는 반도체 소자의 랜딩 비아 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 포토 마스크 공정, 비아홀 형성 공정 및 비아 매립 공정을 반복 수행하여 랜딩 비아 구조를 형성하는 전술한 종래 방식과는 달리, 랜딩 비아를 구성하는 하부 비아를 형성한 후에 하부 비아의 상부 주변에 적어도 하부 비아의 상부 면적보다 큰 크기를 갖는 금속 재질의 더미 패턴을 형성하고, 그 위에 상부 비아를 형성함으로서, 상, 하부 비아간의 미스 얼라인을 방지한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1i는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 랜딩 비아를 형성하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 포토 마스킹 및 식각 공정 등을 통해 임의의 금속 배선, 즉 제 1 금속 배선(104)이 상부에 형성된 반도체 기판(102) 상에, CVD 등의 증착 공정을 수행하여, 산화막 등의 층간 절연 물질(106a)을 형성하고, 다시 CMP 등의 방법을 통해 층간 절연 물질(106a)의 일부를 평탄하게 폴리싱하여 제거한다. 예를 들어, 도 1a에 도시된 바와 같이, 식각 정지선(106b) 만큼 층간 절연 물질(106a)을 평탄하게 제거하여 제1 층간 절연막(106)을 형성한다.
이어서, 스핀 코팅 등의 방법을 이용하여 제 1 층간 절연막(106)의 상부에 포토레지스트 물질을 형성한 후 노광, 현상 등의 공정을 수행함으로써, 일 예로서 도 1b에 도시된 바와 같이, 제 1 층간 절연막(106)의 상부에 임의의 패턴, 즉 비아 형성용 패턴을 갖는 포토 마스크(108)를 형성한다.
다음에, 포토 마스크(108)를 식각 장벽층으로 하는 건식 식각 등의 방법을 통해 제 1 층간 절연막(106)의 일부를 제거한 후 잔류하는 포토 마스크(108)를 제거함으로써 제 1 금속 배선(104)의 상부 일부를 노출시키는 비아홀을 형성하고, 다시 스퍼터링 등의 방법을 통해 비아홀이 형성된 반도체 기판(102) 전면에 비아홀을 충분하게 매립할 정도의 두께로 비아용 금속 물질을 형성한 후 CMP 등의 방법을 통 해 제 1 층간 절연막(106)의 상부가 노출될 때까지 비아용 금속 물질을 평탄하게 제거함으로써, 일 예로서 도 1c에 도시된 바와 같이, 제 1 금속 배선(104)과 전기적으로 접속되는 제 1 비아(110)를 완성한다.
다시, 제 1 비아(110)가 형성된 반도체 기판(102)에 대해 전면 플라즈마 식각 방법 등을 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이, 제 1 층간 절연막(106)을 전체적으로 소정 두께만큼 제거한다. 여기에서, 제 1 층간 절연막(106)을 전체적으로 소정 두께만큼 제거하는 것은 후속하는 공정을 통해 상, 하부 비아간의 미스 얼라인 방지를 위한 공정 마진을 확보, 즉 제 1 비아(110)의 상부 주위에서 제 1 비아(110)를 둘러싸는 형태로 접속되는 더미 패턴을 형성하기 위해서이며, 이러한 더미 패턴의 크기는 공정 조건 등에 의한 공정 마진 등을 고려하여 결정할 수 있다.
다음에, 반도체 기판(102)의 전면에 걸쳐, 스퍼터링 등의 방법을 적용하여, 더미용 금속 물질을 형성하고, CMP 등의 방법을 통해 제 1 비아(110)의 상부가 노출될 때까지 더미용 금속 물질을 평탄하게 제거함으로써, 일 예로서 도 1e에 도시된 바와 같이, 제 1 층간 절연막(106) 상에 제 1 비아(110)와 동일한 높이로 접속되는 더미용 금속막(112a)을 형성한다.
이어서, 스핀 코팅 등의 방법을 이용하여 제 1 비아(110) 및 더미용 금속막(112a)의 상부 전면에 걸쳐 포토레지스트 물질을 형성하고, 노광, 현상 등의 공정을 수행하여 임의의 패턴, 즉 더미 패턴의 형성에 대응 가능한 패턴을 갖는 포토 마스크를 형성하며, 이와 같이 형성된 포토 마스크를 식각 장벽층으로 하는 금 속 식각 공정을 통해 더미용 금속막(112a)의 일부를 선택적으로 제거하여 제 1 층간 절연막(106)의 상부 일부를 선택적으로 노출시킨 후 잔류하는 포토 마스크를 제거함으로써, 일 예로서 도 1f에 도시된 바와 같이, 제 1 비아(110)의 외곽을 둘러싸는 형태로 접속되는 더미 패턴(112)을 형성한다. 여기에서, 더미 패턴(112)은 제 1 비아(110)와 동일한 높이를 가지며, 제 1 비아(110)의 상부 면적보다 적어도 큰 크기를 갖는데, 이것은 후속하는 공정을 통해 제 1 비아(110)의 상부에 제 2 비아를 형성할 때 미스 얼라인의 방지를 위한 공정 마진을 확보하기 위해서이다. 따라서, 더미 패턴(112)의 크기는 공정 조건 등에 의한 공정 마진 등을 고려하여 결정하는 것이 바람직하다.
다시, CVD 등의 증착 공정을 수행하여, 반도체 기판(102)의 전면에 산화막 등의 층간 절연 물질을 형성하고, 다시 CMP 등의 방법을 통해 층간 절연 물질을 평탄하게 폴리싱하여 제거하여 제 2 층간 절연막(114)을 형성하며, 이어서 스핀 코팅 등의 방법을 이용하여 제 2 층간 절연막(114) 상부에 포토레지스트 물질을 형성한 후 노광, 현상 등의 공정을 수행함으로써, 일 예로서 도 1g에 도시된 바와 같이, 제 2 층간 절연막(114)의 상부에 임의의 패턴, 즉 비아 형성용 패턴을 갖는 포토 마스크(116)를 형성한다.
다음에, 포토 마스크(116)를 식각 장벽층으로 하는 건식 식각 등의 방법을 통해 제 2 층간 절연막(114)의 일부를 제거하여 제 1 비아(110)의 상부 및/또는 더미 패턴(112)의 상부 일부를 노출시킨 후 잔류하는 포토 마스크(108)를 제거함으로써 비아홀을 형성하며, 다시 스퍼터링 등의 방법을 통해 비아홀이 형성된 반도체 기판(102)의 전면에 비아홀을 충분하게 매립할 정도의 두께로 비아용 금속 물질을 형성한 후 CMP 등의 방법을 통해 제 2 층간 절연막(114)의 상부가 노출될 때까지 비아용 금속 물질을 평탄하게 제거함으로써, 일 예로서 도 1h에 도시된 바와 같이, 제 1 비아(110)과 전기적으로 접속되는 제 2 비아(118)를 완성한다.
이때, 제 2 비아(118)는 제 1 비아(110)의 상부에 그 외곽을 둘러싸는 형태로 소정 크기를 갖는 더미 패턴(112)이 형성되어 있기 때문에 포토 마스킹 공정 중의 미스 얼라인에 의해 제 1 비아(110)의 위치에 정확하게 정렬되지 않고 그 위치를 다소 벗어나더라도 벗어남 정도가 더미 패턴(112)에 의해 커버되므로 제 1 비아(110)와 제 2 비아(118)간의 미스 얼라인이 효과적으로 방지된다. 이를 위해서는 공정 조건 등에 기인하는 최대 미스 얼라인의 한계 범위를 커버할 수 있도록 더미 패턴(112)의 크기를 결정할 필요가 있다.
이어서, 스퍼터링 등의 방법을 통해 제 2 비아(118)가 형성된 반도체 기판(102)의 전면에 금속 배선 물질을 형성하고, 다시 스핀 코팅 등의 방법을 통해 반도체 기판(102)의 상부 전면에 포토레지스트 물질을 형성한 후 노광, 현상 등의 공정을 수행하여 포토 마스크를 형성하고, 이 형성된 포토 마스크를 식각 장벽층으로 하는 식각 공정, 예를 들면 플라즈마 식각 공정을 수행하여 금속 배선 물질의 일부를 선택적으로 제거함으로써, 제 2 비아(118)와 전기적으로 접속되는 제 2 금속 배선(120)을 완성한다.
따라서, 본 발명에 따르면, 랜딩 비아를 구성하는 하부 비아와 상부 비아 사이의 접속면에 하부 비아의 상부를 둘러싸는 형태로 접속되는 더미 패턴을 형성함 으로써, 후속하는 공정을 통해 형성되는 상부 비아가 하부 비아와 미스 얼라인되는 것을 차단할 수 있다.
한편, 본 발명의 바람직한 실시 예에서는 하부 비아를 형성한 후에 하부 비아와 계층적으로 형성된 층간 절연막의 일정 두께를 제거하고, 그 제거된 영역에 하부 비아와 상부 비아간의 공정 마진 확보(미스 얼라인 방지)를 위한 더미 패턴을 형성하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 하부 비아와 층간 절연막을 그대로 두고, 하부 비아의 상부에 하부 비아의 상부 면적보다 적어도 큰 크기를 갖는 더미 패턴을 형성한 후 그 더미 패턴 위에 상부 비아를 형성하는 방식으로 랜랭 비아를 형성할 수도 있으며, 이와 같이 하더라고 본 발명의 바람직한 실시 예에서와 동일한 결과(효과)를 얻을 수 있음은 물론이다.
이러한 변형된 방법을 위해서는 하부 비아를 형성한 후에 더미용 금속 물질의 증착, 더미 패턴용 포토 마스크의 형성, 포토 마스크를 이용한 식각 및 잔류 포토 마스크의 제거 공정을 통해 하부 비아의 상부에 하부 비아의 상부 크기보다 적어도 큰 크기를 갖는 더미 패턴을 형성하고, 그 위에 전술한 바람직한 실시 예에서와 동일한 방식으로 상부 비아 및 상부 금속 배선을 형성하면 될 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 포토 마스크 공정, 비아홀 형성 공정 및 비아 매립 공정을 반복 수행하여 랜딩 비아 구조를 형성하는 전술한 종래 방식과는 달리, 랜딩 비아를 구성하는 하부 비아를 형성한 후에 하부 비아의 상부 주변에 적어도 하부 비아의 상부 면적보다 큰 크기를 갖는 금속 재질의 더미 패턴을 형성하고, 그 위에 상부 비아를 형성하여, 상부 및 하부 비아간의 미스 얼라인을 방지함으로써, 상부 비아와 하부 금속 배선이 바람직하게 못하게 직접 도통되는 것을 방지할 수 있으며, 이를 통해 반도체 소자의 신뢰도 증가는 물론 그에 기인하는 반도체 제품의 생산성을 저하를 효과적으로 방지할 수 있다.

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  3. 적어도 두 개의 비아가 수직 형태로 적층되는 반도체 소자의 랜딩 비아 제조 방법으로서,
    상기 반도체 기판상의 하부 금속 배선 위에 하부 층간 절연막을 형성하는 과정과,
    상기 하부 금속 배선의 상부에 있는 상기 하부 층간 절연막의 일부를 선택적으로 제거하여 상기 하부 금속 배선 상에 접속되는 하부 비아를 형성하는 과정과,
    상기 하부 비아 주변에 있는 상기 하부 층간 절연막의 일부를 소정 두께만큼 제거하는 과정과,
    상기 하부 층간 절연막이 제거된 영역에 상기 하부 비아와 접속되는 금속 재질의 더미 패턴을 형성하는 과정과,
    상기 하부 층간 절연막, 하부 비아 및 더미 패턴 상에 상부 층간 절연막을 형성하는 과정과,
    상기 하부 비아의 상부에 있는 상기 상부 층간 절연막의 일부를 선택적으로 제거하여, 상기 하부 비아 상에 접속되고, 그 상부에 상부 금속 배선이 접속되는 상부 비아를 형성하는 과정
    을 포함하는 반도체 소자의 랜딩 비아 제조 방법.
  4. 제 3 항에 있어서,
    상기 더미 패턴은, 상기 랜딩 비아의 제조 공정 조건에 기인하는 상기 하부 비아와 상부 비아간의 최대 미스 얼라인 범위를 커버 가능한 크기로 결정되는 것을 특징으로 하는 반도체 소자의 랜딩 비아 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 하부 층간 절연막의 일부는, 전면 플라즈마 식각 방법으로 제거되는 것을 특징으로 하는 반도체 소자의 랜딩 비아 제조 방법.
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