JPH05127985A - 半導体記憶装置、及びマイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、アドレス境界を跨ぐような
バイトアクセスを、一回のバスサイクルで行い得る技術
を提供することにある。 【構成】 メモリブロック１１，１２の前段にメモリの
データブロックに対応したアドレス変換部５，６を設
け、そのデータブロック単位にマイクロプロセッサ１が
要求する最適なアドレスに変換することにより、アドレ
ス境界を跨ぐこととなるバイトアクセスを１回のバスサ
イクルで実現可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には高速性が要求される場合のメモリ制御技術に関し、
例えば一つの半導体基板に形成されたマイクロコンピュ
ータに適用して有効な技術に関する。

【０００２】

【従来の技術】８ビット以下のマイクロコンピュータで
は、通常１台のＣＰＵで全てのデータを処理するという
考え方でシステム構成されている。それに対して１６ビ
ット以上のマイクロコンピュータでは、ＣＰＵに集中し
ていた処理機能を複数のＬＳＩに分割し、分散と共同処
理によりシステムの処理能力を向上させる機能分散方式
が一般的になっている。演算方式に関しては、８ビット
以下のマイクロコンピュータがアキュムレータを中心と
して演算を行うアキュムレータ方式が主であるのに対し
て、１６ビット以上になると、多くは汎用レジスタ方式
が採用される。

【０００３】ところで、マイクロプロセッサと、それに
よってアクセスされるメモリ装置などを含んで成る半導
体集積回路においては、メモリ装置へのアクセスは通常
１回で行われるが、バイトアクセスにおいてアドレス境
界を跨ぐ場合のデータ転送は、２回のバスサイクルに分
割して行われる。例えば、図３に示されるように、０番
地、２番地などの偶数アドレスのバイトデータに対応す
る第１メモリブロック３１と、１番地、３番地などの奇
数アドレスのバイトデータに対応する第２メモリブロッ
ク３２とを含む半導体記憶装置が、マイクロプロセッサ
によってアクセスされる場合を考えると、第１メモリブ
ロック３１と、第２メモリブロック３２とは、データス
トローブ信号ＤＳ０＊（＊はローアクティブ又は信号反
転を示す）とデータストローブ信号ＤＳ１＊によってそ
れぞれ偶数番地データ、奇数番地データの有効性が示さ
れることにより、マイクロプロセッサから出力されるア
ドレスでは、それの最下位ビットが省略される。そのよ
うなアクセス方式においては、偶数、奇数アドレスが一
つのアドレスブロックとなっており、そのアドレス境界
を跨ぐようなバイトアクセスにおいては、第１回目に先
ず奇数アドレスについてアクセスされ、第２回目に偶数
アドレスについてアクセスされる。つまり、アドレス＄
０とされる第１回目のアクセスにおいてＤＳ１＊がアサ
ートされることによって第１メモリブロック３１におけ
る１番地データ（ハッチングで示される）が有効とさ
れ、アドレス＄１とされる第２回目のアクセスにおいて
ＤＳ０＊がアサートされることによって第２メモリブロ
ック３２における２番地データ（ハッチングで示され
る）が有効とされる。そのようにして、アドレス境界を
跨ぐようなバイトアクセスによるデータ読出し（又はデ
ータ書込み）が可能とされる。

【０００４】尚、バスアクセス方式について記載された
文献の例としては、株式会社日立製作所から発行された
「Ｈ３２／２００ユーザーズマニュアル（頁６４−６
６）」がある。

【０００５】

【発明が解決しようとする課題】しかしながら、扱うデ
ータ量の増大と処理の高速化が必要となってきている状
況においては、上記のようにアドレス境界を跨ぐような
バイトアクセスにおいて、第１回目のアクセスにおいて
ＤＳ１＊がアサートされることによって第１メモリブロ
ック３２における１番地データが有効とされ、第２回目
のアクセスにおいてＤＳ０＊がアサートされることによ
って第２メモリブロック３１における２番地データが有
効とされるようなアクセス方式では、２回のバスサイク
ルが必要とされるので、メモリアクセス回数の増大によ
るシステム全体のスループットの低下が新たな課題とな
ってくる。

【０００６】本発明の目的は、アドレス境界を跨ぐよう
なバイトアクセスを、１回のバスサイクルで行い得る技
術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、複数のメモリブロックと、この
メモリブロックのアドレス境界を跨ぐこととなるバイト
アクセス状態を検知する検知手段と、この検知結果に基
づいて入力アドレスを上記メモリブロックの該当アドレ
スに変換する変換手段とを含んで半導体記憶装置を構成
するものである。さらに具体的な態様では、上記アドレ
ス変換手段を、入力アドレスのインクリメント処理を行
う加算器とすることができ、また、上記検知手段は、外
部から入力されるアクセスタイプ信号の論理状態によっ
て、アドレス境界を跨ぐこととなるアクセス状態を検知
するように構成することができる。さらにそのような半
導体記憶装置と、それをアクセスするプロセッサとを含
んでマイクロコンピュータを形成するものである。

【００１０】

【作用】上記した手段によれば、上記変換手段は、上記
検知手段の検知結果に基づいて入力アドレスを上記メモ
リブロックの該当アドレスに変換し、異なるメモリブロ
ックの同時アクセスを可能とする。このことが、アドレ
ス境界を跨ぐようなバイトアクセスを、１回のバスサイ
クルで行い得るように作用する。

【００１１】

【実施例】図１には本発明の一実施例であるマイクロコ
ンピュータが示される。

【００１２】同図に示されるマイクロコンピュータは、
特に制限されないが、１６ビット構成のマイクロプロセ
ッサ１と、それによってデータアクセス可能なメモリ装
置２とを含み、公知の半導体集積回路製造技術により、
単結晶シリコンなどの一つの半導体基板に形成される。

【００１３】メモリ装置２は、データ幅で分割される第
１メモリブロック１１、メモリブロック１２、及びそれ
らメモリブロックに最適なアドレスを供給するためのア
ドレス変換部５、アドレス変換部６から構成される。特
に制限されないが、メモリブロック１１、１２は、複数
のダイナミック型メモリセルをアレイ状に配列してなる
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）とされ、アドレスマルチプレクスの場合には、入力
アドレスが経時的にロウ、カラムに振り分けられる。
尚、ロウアドレスに基づいてワード線が選択レベルに駆
動され、カラムアドレスに基づいて該当データ線がコモ
ンデータ線に結合されることによって、メモリセルへの
データ入出力が可能とされるのは、通常のＤＲＡＭと同
様であるため、その詳細な説明を省略する。

【００１４】マイクロプロセッサ１に結合されたプロセ
ッサアドレスバス７は、上記アドレス変換部５、アドレ
ス変換部６に接続され、アドレス変換部５からはアドレ
ス変換されたメモリアドレス８が第１メモリブロック１
１に出力され、アドレス変換部６からはアドレス変換さ
れたメモリアドレス９がメモリブロック１２に出力され
る。また、マイクロプロセッサ１からのアクセスタイプ
信号ＡＣＴ０＊、ＡＣＴ１＊がアドレス変換情報として
それぞれアドレス変換部５、アドレス変換部６に伝達可
能とされ、さらにマイクロプロセッサ１から各メモリブ
ロックの選択信号として、データストローブ信号ＤＳ０
＊、ＤＳ１＊がそれぞれ第１メモリブロック１１、１２
に伝達可能とされる。

【００１５】上記第１アドレス変換部５，６は、特に制
限されないが、プロセッサアドレスバス７を介して伝達
されたアドレス値に所定値を加算（インクリメント）す
ることによってアドレス変換するための加算器ＡＤＤ
と、メモリブロックのアドレス境界を跨ぐこととなるバ
イトアクセス状態を検知し、そのようなバイトアクセス
状態時に加算器ＡＤＤに加算動作を実行させるためのコ
ントローラＣＮＴとを含む。アドレス境界を跨ぐことと
なるバイトアクセス状態は、プロセッサ１から出力され
るアクセスタイプ信号ＡＣＴ０＊，ＡＣＴ１＊の論理状
態を判別することによって可能とされる。

【００１６】尚、マイクロプロセッサ１がメモリ装置２
をアクセスするには、上記信号の他にデータ信号、リー
ドライト信号、タイミング信号などが必要であるが、本
実施例の主要動作に直接関係ないのでここでは省略され
ている。

【００１７】特に制限されないが、第１メモリブロック
１１は、０番地、２番地などの偶数アドレスのバイトデ
ータに対応し、第２メモリブロック１２は１番地、３番
地などの奇数アドレスのバイトデータに対応している。
そして、第１メモリブロック１１と、第２メモリブロッ
ク１２とは、データストローブ信号ＤＳ０＊とデータス
トローブ信号ＤＳ１＊によってそれぞれ偶数番地デー
タ、奇数番地データの有効性が示されることにより、マ
イクロプロセッサ１から出力されるアドレスでは、それ
の最下位ビットが省略される。従来方式に従えば、その
ようなアクセス方式においては、偶数、奇数アドレスが
一つのアドレスブロックとなっており、そのアドレス境
界を跨ぐようなバイトアクセスにおいては、第１回目に
先ず奇数アドレスについてアクセスされ、第２回目に偶
数アドレスについてアクセスされ（図３参照）、結局２
回のバスサイクルが必要とされるが、本実施例において
は、そのようにアドレス境界を跨ぐようなアクセスを１
回のバスサイクルで実現するため、アドレス変換部５，
６でアドレス変換を行うことにより、異なるメモリブロ
ックの同時アクセスを可能としている。それについて、
以下に詳述する。

【００１８】アドレス境界を跨ぐこととなる１番地、２
番地へのアクセスは、次のように行われる。

【００１９】マイクロプロセッサ１からは、先ず１番地
へのアクセスを行うために、最下位ビットを除いたアド
レスがプロセッサアドレスバス７上に示される。ここで
はプロセッサアドレスバス７上には０番地、１番地のア
ドレスが示され、それがアドレス変換部５、アドレス変
換部６に入力される。また、マイクロプロセッサ１によ
って、アドレス境界を跨ぐアクセスであることを示すア
クセスタイプ信号ＡＴＣ０＊がローレベルにアサートさ
れる。それにより、アドレス変換部５では、コントロー
ラＣＮＴにより、アドレス境界を跨ぐこととなるアクセ
スであることが検知され、このメモリ装置が２バイトの
アクセス幅を持つことから、加算器ＡＤＤでプロセッサ
アドレスバス７の０番地の内容に２を加えることにより
入力アドレスを２番地に変換してそれをメモリブロック
１１のアドレス８として出力する。すなわち、図２に示
されるように、第１回目のアクセスにおいてプロセッサ
アドレス＄０が、アドレス変換部５の加算器ＡＤＤによ
って＄２に変換され、この変換アドレス＄２によって第
１メモリブロック１１がアクセスされる。

【００２０】一方、アクセスタイプ信号ＡＣＴ１＊はハ
イレベルのままの状態とされ、その場合においてアドレ
ス変換部６では、プロセッサアドレスバス７上の１番地
のアドレスをそのまま第２メモリブロック１２に伝達す
る。すなわち、図２に示されるように、第１回目のプロ
セッサアドレス＄０がそのまま第２メモリブロック１２
に伝達されることによって該当データの読み出しが可能
とされる。メモリブロックの１番地、２番地への２バイ
トのアクセスであることから、データストローブ信号Ｄ
Ｓ０＊、ＤＳ１＊の両方がローレベルにアサートされ
る。それにより第１メモリブロック１１、メモリブロッ
ク１２では、１番地、２番地のデータが読み出される。
つまり、アドレス境界を跨ぐようなアクセスを１回のバ
スサイクルで実現される。

【００２１】アドレス境界を跨ぐようなアクセスは、上
記の場合以外にも、３番地、４番地アクセス、５番地、
６番地アクセス、７番地、８番地アクセスなどが考えら
れるが、その場合にも上記と同様に１回のバスサイクル
で実現可能とされる。

【００２２】上記実施例によれば以下の効果を得ること
ができる。

【００２３】（１）メモリブロック１１，１２の前段に
メモリのデータブロックに対応したアドレス変換部５，
６を設け、そのデータブロック単位にマイクロプロセッ
サ１が要求する最適なアドレスに変換することにより、
従来、アドレス境界を跨ぐアクセスを複数回のバスサイ
クルで行っていたのに対して、１回のバスサイクルで行
うことができ、それによりアクセス回数の大幅な削減が
可能とされる。

【００２４】（２）上記（１）の作用効果によりシステ
ムスループットの向上を図ることができる。

【００２５】（３）入力アドレスのインクリメント処理
を行う加算器ＡＤＤにより、上記のようなアドレス変換
を容易に行うことができる。

【００２６】（４）また、外部から入力されるアクセス
タイプ信号ＡＣＴ０＊，ＡＣＴ１＊の論理状態をコント
ローラＣＮＴで判別することにより、アドレス境界を跨
ぐこととなるアクセス状態を容易に検知することができ
る。

【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２８】例えば、上記メモリブロックをスタティッ
クＲＡＭや、ＲＯＭ（リード・オンリ・メモリ）などと
することができる。また、上記実施例では２バイトのデ
ータ幅を持つメモリについて説明したが、他のデータ幅
でもアドレス変換値を変えれば適用可能である。さら
に、アドレス境界を跨ぐアクセス以外についてもアドレ
ス変換の値を該当アドレスに対応する値に任意に設定可
能とすれば、各メモリブロックを異なるアドレスでアク
セス可能である。そのアドレス変換はあらかじめ決めら
れた値でも良いし、アクセスタイプ信号ＡＣＴ０＊，Ａ
ＣＴ１＊のようにその都度外部から与えても良い。ま
た、アドレスそのものを時分割でアドレス変換部に記憶
させ、異なるメモリブロックへ同時にアクセスするよう
にしても上記実施例と同様の効果が得られる。

【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
ボードに形成されるマイクロコンピュータなどの各種ボ
ード製品や、各種半導体集積回路に広く適用することが
できる。

【００３０】本発明は、少なくとも複数のメモリブロッ
クを含むことを条件に適用することができる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３２】すなわち、変換手段によって入力アドレス
がメモリブロックの該当アドレスに変換され、それによ
り異なるメモリブロックの同時アクセスが可能とされる
ことから、アドレス境界を跨ぐようなバイトアクセス
が、１回のバスサイクルで実現可能とされる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるマイクロコンピ
ュータのブロック図である。

【図２】図２は上記マイクロコンピュータに含まれるメ
モリ装置のバイトアクセスの説明図である。

【図３】図３は従来のバイトアクセスの説明図である。

【符号の説明】

１ マイクロプロセッサ ２ メモリ装置 ５ アドレス変換部 ６ アドレス変換部 ７ プロセッサアドレスバス ８ メモリアドレス ９ メモリアドレス １１ メモリブロック １２ メモリブロック ＡＣＴ０＊ アクセスタイプ信号 ＡＣＴ１＊ アクセスタイプ信号 ＡＤＤ 加算器 ＣＮＴ コントローラ ＤＳ０＊ データストローブ信号 ＤＳ１＊ データストローブ信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメモリブロックと、このメモリブ
   ロックのアドレス境界を跨ぐこととなるバイトアクセス
   状態を検知する検知手段と、この検知結果に基づいて、
   入力アドレスを上記メモリブロックの該当アドレスに変
   換する変換手段とを含み、異なるメモリブロックの同時
   アクセスを可能とする半導体記憶装置。
2. 【請求項２】 上記アドレス変換手段を、入力アドレス
   のインクリメント処理を行う加算器とした請求項１記載
   の半導体記憶装置。
3. 【請求項３】 上記検知手段は、外部から入力されるア
   クセスタイプ信号の論理状態によって、アドレス境界を
   跨ぐこととなるアクセス状態を検知する請求項１又は２
   記載の半導体記憶装置。
4. 【請求項４】 請求項１，２又は３記載の半導体記憶装
   置と、それをアクセスするプロセッサとを含むマイクロ
   コンピュータ。