JP3039557B2 - 記憶装置 - Google Patents
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Dram (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は記憶装置に関し、特に上位装置からのメモリ
リクエスト要求に対してインタリーブ動作を行うよう構
成された複数バンクからなる記憶装置に関するものであ
る。
リクエスト要求に対してインタリーブ動作を行うよう構
成された複数バンクからなる記憶装置に関するものであ
る。
従来技術 この種の記憶装置では、毎クロック連続してリクエス
トがシステム制御装置から転送されてくるようになって
いる。特に、データのセットアップタイムやホールドタ
イムを満足させるために、メモリバンクに対するデータ
の書込み／読出し用のデータ制御レジスタが、各バンク
に夫々対応して設けられている。
トがシステム制御装置から転送されてくるようになって
いる。特に、データのセットアップタイムやホールドタ
イムを満足させるために、メモリバンクに対するデータ
の書込み／読出し用のデータ制御レジスタが、各バンク
に夫々対応して設けられている。
この様に、従来の記憶装置では、バンク毎にデータの
書込み／読出し用データ制御レジスタが設けられている
ので、データ制御レジスタをLSI化するに際して、出力
ピンがデータ幅のバンク数倍になる。よって、ピン数の
増大が著くなり、そのためにデータ制御LSIを１個とす
ることができずに数個となり、集積度が向上しないとう
欠点がある。
書込み／読出し用データ制御レジスタが設けられている
ので、データ制御レジスタをLSI化するに際して、出力
ピンがデータ幅のバンク数倍になる。よって、ピン数の
増大が著くなり、そのためにデータ制御LSIを１個とす
ることができずに数個となり、集積度が向上しないとう
欠点がある。
発明の目的 本発明の目的は、データ制御レジスタの削減を行っ
て、メモリバンク数が増大しても集積度の低下を抑止し
得るようにした記憶装置を提供することである。
て、メモリバンク数が増大しても集積度の低下を抑止し
得るようにした記憶装置を提供することである。
発明の構成 本発明の記憶装置は、上位装置からのメモリリクエス
ト要求に対してインタリーブ動作を行うよう構成された
複数バンクからなる記憶装置であって、複数グループに
分割された複数のメモリバンクと、前記上位装置から同
一バンクグループに連続してメモリリクエストが送出さ
れてきたときに最初のメモリリクエストを受付けて書き
込み／読み出し動作制御を行い、後続のメモリリクエス
トに対しては受付けを禁止して前記上位装置へのリクエ
スト受付禁止信号を送出する主制御手段と、この主制御
手段の制御の下で各バンクグループに書込みデータ送出
する書込みデータ制御手段と、前記主制御手段の制御の
下で各バンクグループからの読み出しデータを受け取る
読み出しデータ制御手段と、前記バンクグループ毎に設
けられ、前記書込みデータ制御手段が対応するバンクグ
ループに対して送出した書込みデータを格納する書込み
データ格納手段と、前記バンクグループ毎に設けられ、
対応するバンクグループから読み出された読み出しデー
タを格納する読み出しデータ格納手段とを含む。
ト要求に対してインタリーブ動作を行うよう構成された
複数バンクからなる記憶装置であって、複数グループに
分割された複数のメモリバンクと、前記上位装置から同
一バンクグループに連続してメモリリクエストが送出さ
れてきたときに最初のメモリリクエストを受付けて書き
込み／読み出し動作制御を行い、後続のメモリリクエス
トに対しては受付けを禁止して前記上位装置へのリクエ
スト受付禁止信号を送出する主制御手段と、この主制御
手段の制御の下で各バンクグループに書込みデータ送出
する書込みデータ制御手段と、前記主制御手段の制御の
下で各バンクグループからの読み出しデータを受け取る
読み出しデータ制御手段と、前記バンクグループ毎に設
けられ、前記書込みデータ制御手段が対応するバンクグ
ループに対して送出した書込みデータを格納する書込み
データ格納手段と、前記バンクグループ毎に設けられ、
対応するバンクグループから読み出された読み出しデー
タを格納する読み出しデータ格納手段とを含む。
実施例 以下に、本発明の実施例を図面を参照しつつ説明す
る。
る。
第１図は本発明の実施例のシステムブロック図であ
る。図において、主制御回路１はメモリリクエスト6,コ
マンド7,アドレス８の供給に応答して、リクエスト対象
のバンクを識別し、ローアドレスストローブ（RAS），
カラムアドレスストローブ（CAS），イネーブル等のメ
モリリクエストタイミング信号11A〜11Dを対応メモリバ
ンク＃０〜＃３（5A〜5D）へ夫々発生すると共に各種制
御信号13〜15を生成する。
る。図において、主制御回路１はメモリリクエスト6,コ
マンド7,アドレス８の供給に応答して、リクエスト対象
のバンクを識別し、ローアドレスストローブ（RAS），
カラムアドレスストローブ（CAS），イネーブル等のメ
モリリクエストタイミング信号11A〜11Dを対応メモリバ
ンク＃０〜＃３（5A〜5D）へ夫々発生すると共に各種制
御信号13〜15を生成する。
ここでバンク＃０〜＃３は予め定めた、例えば＃０と
＃２及び＃１と＃３の２組のバンクグループに分割され
ているものとすると、主制御回路１は同一バンクグルー
プ内で連続してメモリリクエストが生成されたとき、そ
の連続メモリリクエストのうち後続メモリリクエストの
受付を禁止するために禁止信号20をシステムへ返送する
ようになっている。
＃２及び＃１と＃３の２組のバンクグループに分割され
ているものとすると、主制御回路１は同一バンクグルー
プ内で連続してメモリリクエストが生成されたとき、そ
の連続メモリリクエストのうち後続メモリリクエストの
受付を禁止するために禁止信号20をシステムへ返送する
ようになっている。
アドレス制御回路２はリクエストアドレス８をデコー
ドして主制御回路１へこれを送出すると共に（16）、主
制御回路１からの制御信号15に応答して対応メモリバン
クへアドレス信号17A〜17Dを夫々送出する。
ドして主制御回路１へこれを送出すると共に（16）、主
制御回路１からの制御信号15に応答して対応メモリバン
クへアドレス信号17A〜17Dを夫々送出する。
書込データ制御回路３はメモリへの書込みデータ９を
制御信号14のタイミングで取込み、バンクへ送出するも
のであり（18A,18C）、本例では書込データレジスタ
（図示せず）がバンク＃0,＃２のグループとバンク＃1,
＃３のグループとの２グループに夫々対応して設けられ
ている。
制御信号14のタイミングで取込み、バンクへ送出するも
のであり（18A,18C）、本例では書込データレジスタ
（図示せず）がバンク＃0,＃２のグループとバンク＃1,
＃３のグループとの２グループに夫々対応して設けられ
ている。
読出データ制御回路４はメモリからの読出しデータ
（19A,19C）を制御信号13のタイミングで取込みシステ
ムへ送出するものであり（10）、本例では読出しデータ
レジスタ（図示せず）が同じくバンクグループ対応に２
つ設けられている。
（19A,19C）を制御信号13のタイミングで取込みシステ
ムへ送出するものであり（10）、本例では読出しデータ
レジスタ（図示せず）が同じくバンクグループ対応に２
つ設けられている。
メモリマトリックスは４つのメモリバンク＃０〜＃３
（5A〜5D）から構成されており、インタリーブ動作を行
う様に予めアドレス付けされているものとする。
（5A〜5D）から構成されており、インタリーブ動作を行
う様に予めアドレス付けされているものとする。
第２図は主制御回路１の主要部分の構成を示す具体的
回路図である。バンク＃０リクエスト1AAは３入力アン
ドゲート1A0を介してリクエスト許可を示すバンク＃０
アクセプト信号1A7となると共に、このアンドゲート1A0
の出力は、３段のシフトレジスタ1A1,1A2,1A3へ入力さ
れこれ等各シフトレジスタの否定出力を３入力とするア
ンドゲート1A6により、３クロック期間バンク＃０ビジ
ー信号を生成する。このビジー信号は３入力アンドゲー
ト1A0の他入力となり、先の１入力であるバンク＃０リ
クエスト1AAの受付を、３クロック期間禁止する様制御
する。
回路図である。バンク＃０リクエスト1AAは３入力アン
ドゲート1A0を介してリクエスト許可を示すバンク＃０
アクセプト信号1A7となると共に、このアンドゲート1A0
の出力は、３段のシフトレジスタ1A1,1A2,1A3へ入力さ
れこれ等各シフトレジスタの否定出力を３入力とするア
ンドゲート1A6により、３クロック期間バンク＃０ビジ
ー信号を生成する。このビジー信号は３入力アンドゲー
ト1A0の他入力となり、先の１入力であるバンク＃０リ
クエスト1AAの受付を、３クロック期間禁止する様制御
する。
また、この３入力アンドゲート1A0の別の入力には、
バンク＃０と同一バンクグループのバンク＃２に対する
リクエスト1CCを１段のシフトレジスタ1C4にて１クロッ
ク期間遅延した否定信号が印加されている。このシフト
レジスタ1C4の肯定出力は、バンク＃０リクエスト1AAと
共に２入力アンドゲート1A5へ印加され、オアゲート107
を介してリクエスト受付禁止信号20としてシステムへ送
出される。
バンク＃０と同一バンクグループのバンク＃２に対する
リクエスト1CCを１段のシフトレジスタ1C4にて１クロッ
ク期間遅延した否定信号が印加されている。このシフト
レジスタ1C4の肯定出力は、バンク＃０リクエスト1AAと
共に２入力アンドゲート1A5へ印加され、オアゲート107
を介してリクエスト受付禁止信号20としてシステムへ送
出される。
すなわち、バンク＃０のリクエスト1AAに続く後続の
バンク＃２（同一バンクグループに属する）リクエスト
1CCはその受付が自動的に禁止されることになると共
に、自バンク＃０がビジーでなく、かつ同一バンクグル
ープの他のバンク＃２にリクエストがない場合にのみ、
アンドゲート1A0からアクセプト信号1A7が出力されるこ
とになるのである。
バンク＃２（同一バンクグループに属する）リクエスト
1CCはその受付が自動的に禁止されることになると共
に、自バンク＃０がビジーでなく、かつ同一バンクグル
ープの他のバンク＃２にリクエストがない場合にのみ、
アンドゲート1A0からアクセプト信号1A7が出力されるこ
とになるのである。
他のバンク＃１〜＃３に関するアクセプト信号、リク
エスト受付禁止信号等についても、上記バンク＃０の回
路と同等構成の回路により生成されるので、その説明は
省略する。このアクセプト信号1A7〜1D7の生成タイミン
グに応答して、対応バンクに起動がかかり、第１図に示
したメモリタイミング信号11A〜11Dや各種制御信号13〜
15が発生されることになる。そのための回路は主制御回
路１内に収められているが、周知の構成であるので、第
２図の具体例回路図には示していない。
エスト受付禁止信号等についても、上記バンク＃０の回
路と同等構成の回路により生成されるので、その説明は
省略する。このアクセプト信号1A7〜1D7の生成タイミン
グに応答して、対応バンクに起動がかかり、第１図に示
したメモリタイミング信号11A〜11Dや各種制御信号13〜
15が発生されることになる。そのための回路は主制御回
路１内に収められているが、周知の構成であるので、第
２図の具体例回路図には示していない。
第３図は本発明の実施例の動作を示すタイミングチャ
ートである。第３図の様に、バンク＃０リクエスト1AA
は直ちに受付けられてバンク＃０アクセプト信号1A7が
アンドゲート1A0から出力される。しかし、後続のバン
ク＃２リクエスト1CCは受付を禁止されるので、アクセ
プト信号1C7はアンドゲート1C0により発生されない。
ートである。第３図の様に、バンク＃０リクエスト1AA
は直ちに受付けられてバンク＃０アクセプト信号1A7が
アンドゲート1A0から出力される。しかし、後続のバン
ク＃２リクエスト1CCは受付を禁止されるので、アクセ
プト信号1C7はアンドゲート1C0により発生されない。
更に後続のバンク＃３リクエスト1DDは受付けられ、
バンク＃３アクセプト信号1D7がアンドゲート1D0により
発生される。更にまた後続のバンク＃１リクエスト1BB
もバンク＃２同様受付けを禁止される。
バンク＃３アクセプト信号1D7がアンドゲート1D0により
発生される。更にまた後続のバンク＃１リクエスト1BB
もバンク＃２同様受付けを禁止される。
受付けられなかったバンク＃２及び＃１に対しては、
リクエスト受付禁止信号20がシステム側へ送出されるの
で、再度リクエストが発行されて処理されることにな
る。
リクエスト受付禁止信号20がシステム側へ送出されるの
で、再度リクエストが発行されて処理されることにな
る。
この様に、バンク＃0,＃２または＃1,＃３のバンクグ
ループ内で後続のリクエストの受付を禁止処理している
ので、書込データ制御回路３の出力18A（バンク＃0,＃
２共通）及び18C（バンク＃1,＃３共通）を、２クロッ
ク間ホールドすることができる。同様に、読出データ制
御回路４の入力19A（バンク＃0,＃２共通）,19C（バン
ク＃1,＃３共通）も２クロック間ホールドすることが可
能となる。
ループ内で後続のリクエストの受付を禁止処理している
ので、書込データ制御回路３の出力18A（バンク＃0,＃
２共通）及び18C（バンク＃1,＃３共通）を、２クロッ
ク間ホールドすることができる。同様に、読出データ制
御回路４の入力19A（バンク＃0,＃２共通）,19C（バン
ク＃1,＃３共通）も２クロック間ホールドすることが可
能となる。
尚、上記実施例ではバンク数を４とし、またバンクの
組合せを＃0,＃２及び＃1,＃３としているがこれ等は種
々の変形が可能であることは勿論である。
組合せを＃0,＃２及び＃1,＃３としているがこれ等は種
々の変形が可能であることは勿論である。
発明の効果 以上述べた如く、本発明によれば、バンクを予め定め
た複数のバンクグループに分割し、同一バンクグループ
内で連続してリクエストがあったとき、後続リクエスト
を受付禁止することにより、書込／読出データ制御回路
内の各データバッファがそれだけ少なくて済むので、LS
I化に適したものとなるという効果がある。
た複数のバンクグループに分割し、同一バンクグループ
内で連続してリクエストがあったとき、後続リクエスト
を受付禁止することにより、書込／読出データ制御回路
内の各データバッファがそれだけ少なくて済むので、LS
I化に適したものとなるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
の主制御回路の一部具体例を示す回路図、第３図は本発
明の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 １……主制御回路 ２……アドレス制御回路 ３……書込データ制御回路 ４……読出データ制御回路 5A〜5D……メモリバンク
の主制御回路の一部具体例を示す回路図、第３図は本発
明の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 １……主制御回路 ２……アドレス制御回路 ３……書込データ制御回路 ４……読出データ制御回路 5A〜5D……メモリバンク
Claims (1)
- 【請求項１】上位装置からのメモリリクエスト要求に対
してインタリーブ動作を行うよう構成された複数バンク
からなる記憶装置であって、 複数グループに分割された複数のメモリバンクと、 前記上位装置から同一バンクグループに連続してメモリ
リクエストが送出されてきたときに最初のメモリリクエ
ストを受付けて書き込み／読み出し動作制御を行い、後
続のメモリリクエストに対しては受付けを禁止して前記
上位装置へのリクエスト受付禁止信号を送出する主制御
手段と、 この主制御手段の制御の下で各バンクグループに書込み
データを送出する書込みデータ制御手段と、 前記主制御手段の制御の下で各バンクグループからの読
み出しデータを受け取る読み出しデータ制御手段と、 前記バンクグループ毎に設けられ、前記書込みデータ制
御手段が対応するバンクグループに対して送出した書込
みデータを格納する書込みデータ格納手段と、 前記バンクグループ毎に設けられ、対応するバンクグル
ープから読み出された読み出しデータを格納する読み出
しデータ格納手段とを含むことを特徴とする記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1285934A JP3039557B2 (ja) | 1989-11-01 | 1989-11-01 | 記憶装置 |
| FR9013525A FR2653915B1 (fr) | 1989-11-01 | 1990-10-31 | Dispositif de controle de demandes d'acces a des blocs dans un systeme de traitement de donnees numeriques. |
| US07/606,985 US5313603A (en) | 1989-11-01 | 1990-10-31 | Arrangement of controlling memory access requests to grouped memory banks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1285934A JP3039557B2 (ja) | 1989-11-01 | 1989-11-01 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147037A JPH03147037A (ja) | 1991-06-24 |
| JP3039557B2 true JP3039557B2 (ja) | 2000-05-08 |
Family
ID=17697886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1285934A Expired - Fee Related JP3039557B2 (ja) | 1989-11-01 | 1989-11-01 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5313603A (ja) |
| JP (1) | JP3039557B2 (ja) |
| FR (1) | FR2653915B1 (ja) |
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| US5440713A (en) * | 1992-05-29 | 1995-08-08 | Industrial Technology Research Institute | M-way N-port paged-interleaved memory system |
| US5463739A (en) * | 1992-12-22 | 1995-10-31 | International Business Machines Corporation | Apparatus for vetoing reallocation requests during a data transfer based on data bus latency and the number of received reallocation requests below a threshold |
| US5765182A (en) * | 1995-04-13 | 1998-06-09 | Lsi Logic Corporation | Interleaving memory on separate boards |
| US5924117A (en) * | 1996-12-16 | 1999-07-13 | International Business Machines Corporation | Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto |
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| DE19838813A1 (de) * | 1998-08-26 | 2000-03-02 | Siemens Ag | Speichersystem |
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| KR100437468B1 (ko) * | 2002-07-26 | 2004-06-23 | 삼성전자주식회사 | 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치 |
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| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| JP2011028343A (ja) * | 2009-07-22 | 2011-02-10 | Fujitsu Ltd | 演算処理装置、およびデータ転送方法 |
| KR101292309B1 (ko) * | 2011-12-27 | 2013-07-31 | 숭실대학교산학협력단 | 반도체칩 및 메모리 제어방법, 그리고 그 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체 |
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| CN114303193A (zh) | 2019-08-23 | 2022-04-08 | 拉姆伯斯公司 | 分级存储体组时序 |
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| JPS6079445A (ja) * | 1983-10-07 | 1985-05-07 | Nec Corp | 記憶制御装置 |
| JPS60120449A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | アクセス処理方式 |
| JPS60253083A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 記憶装置制御方式 |
| JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| JPS6310398A (ja) * | 1986-06-30 | 1988-01-16 | Meidensha Electric Mfg Co Ltd | ２ポ−トメモリのアクセス方式 |
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-
1989
- 1989-11-01 JP JP1285934A patent/JP3039557B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-31 FR FR9013525A patent/FR2653915B1/fr not_active Expired - Fee Related
- 1990-10-31 US US07/606,985 patent/US5313603A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2653915A1 (fr) | 1991-05-03 |
| FR2653915B1 (fr) | 1993-10-22 |
| US5313603A (en) | 1994-05-17 |
| JPH03147037A (ja) | 1991-06-24 |
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