JPS6383844A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS6383844A JPS6383844A JP22800686A JP22800686A JPS6383844A JP S6383844 A JPS6383844 A JP S6383844A JP 22800686 A JP22800686 A JP 22800686A JP 22800686 A JP22800686 A JP 22800686A JP S6383844 A JPS6383844 A JP S6383844A
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- JP
- Japan
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- rom
- microprocessor
- address
- circuit
- bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、ｎビットのデータバス幅を持つマイクロプロ
セッサに、ｍビットのデータバス幅で構成されるＲＯＭ
チ、プが接続されて成るマイクログロセ、サシステムに
関する。
セッサに、ｍビットのデータバス幅で構成されるＲＯＭ
チ、プが接続されて成るマイクログロセ、サシステムに
関する。
（従来の技術）
近年半導体技術の進歩によりマイクロプロセッサ、周辺
ＬＳＩが安価に供給されるようになっ念。
ＬＳＩが安価に供給されるようになっ念。
これらＬＳＩ （ＤＭＡコントローラ他）を適宜組合わ
せるだけで比較的高性能なコンピュータシステムを構築
出来、容易にシステム設計がなされる様に配慮されてい
る。又、マイクロプロセッサ自身も８ビット処理のもの
から１６ビット、３２ビット処理の本のへとピット幅の
拡張が々され、その机理能力が強化されている。
せるだけで比較的高性能なコンピュータシステムを構築
出来、容易にシステム設計がなされる様に配慮されてい
る。又、マイクロプロセッサ自身も８ビット処理のもの
から１６ビット、３２ビット処理の本のへとピット幅の
拡張が々され、その机理能力が強化されている。
（発明が解決しようとする問題点）
ところで、従来データバス幅が１６ビットのマイクロデ
ロセ、すにおいてはＲＯＭ 、 ＲＡＭ 共１６ピツト
幅とするのが一般的であった。従って、ＲＯＭの容量は
近年２５６にビット、１メガビットド高容１化が進んで
いるにもかかわらずＲＯＭチップのデータバス幅は８ビ
ットと変更がない。
ロセ、すにおいてはＲＯＭ 、 ＲＡＭ 共１６ピツト
幅とするのが一般的であった。従って、ＲＯＭの容量は
近年２５６にビット、１メガビットド高容１化が進んで
いるにもかかわらずＲＯＭチップのデータバス幅は８ビ
ットと変更がない。
高容量化が進み、システムのプログラム容量はＲＯＭチ
ップ１個ですむようになったが、データバス幅が１６ビ
ットの場合ＲＯＭチップが２個必要となシコストア１７
’ ｓ部品スペース大となってしまうＯ 本発明は上述し九欠点に鑑みてなされたものであり、ワ
ード転送コマンドを複数回のバイト転送コマンドに自動
変換するハードウェアを付加することにより実装スペー
スの削減をはかシ軽小短薄化をねらっなマイクロプロセ
ッサシステムを提供することを目的とする。
ップ１個ですむようになったが、データバス幅が１６ビ
ットの場合ＲＯＭチップが２個必要となシコストア１７
’ ｓ部品スペース大となってしまうＯ 本発明は上述し九欠点に鑑みてなされたものであり、ワ
ード転送コマンドを複数回のバイト転送コマンドに自動
変換するハードウェアを付加することにより実装スペー
スの削減をはかシ軽小短薄化をねらっなマイクロプロセ
ッサシステムを提供することを目的とする。
［発明の構成コ
（間龜点を解決するための手段と作用）本発明は上記ハ
ードウェアとして、マイクロプロセッサから、例えば偶
数アドレスより始まる連続した２バイトをアクセスする
ワード転送命令が発行されたとき、アクセス対象となる
ＲＯＭチップのデータ幅が８ピツトか否かをチェックす
る回路と、８ビットデータ幅であることが確認され九と
き、マイクロデロセ、すをＷＡＩＴさせＲＯＭチップに
必要なコマンド・ぐルス幅を確保した後ＲＯＭ出力をラ
ッテする回路と、次にアドレスの最下位ビ。
ードウェアとして、マイクロプロセッサから、例えば偶
数アドレスより始まる連続した２バイトをアクセスする
ワード転送命令が発行されたとき、アクセス対象となる
ＲＯＭチップのデータ幅が８ピツトか否かをチェックす
る回路と、８ビットデータ幅であることが確認され九と
き、マイクロデロセ、すをＷＡＩＴさせＲＯＭチップに
必要なコマンド・ぐルス幅を確保した後ＲＯＭ出力をラ
ッテする回路と、次にアドレスの最下位ビ。
トを強制ＯＮシ奇数アドレスとする回路と、更新後のア
ドレスのアクセスタイムを確保した後、マイクログロセ
、すのＷＡＩＴを解除し変換動作を終える回路で構成さ
れる。
ドレスのアクセスタイムを確保した後、マイクログロセ
、すのＷＡＩＴを解除し変換動作を終える回路で構成さ
れる。
このことにより、部品点数の削減がはかれ、実装ス（−
スが少なくて済むため装置の軽小短薄化に貢献出来る。
スが少なくて済むため装置の軽小短薄化に貢献出来る。
（実施例）
以下、図面を使用して本発明実施例につき詳細に説明す
る。
る。
第１図は本発明の実施例を示すプロ、り図である。図に
おいて１はマイクログロセ、す（μＣＰＵ ）である。
おいて１はマイクログロセ、す（μＣＰＵ ）である。
本発明実施例ではマイクロデロセ、すとして米国ＩＮ置
社より販売されている１６ビットマイクロプロセッサ＜
８０８６ｉ使用している。図中、ｓ’ｒｓ□・ＳＴＳ
、はマイクログロセ、す１から出力される状態情報（ス
ティタス）、ＡＤＲｌ、〜１．はアドレスビｙ ） Ａ
１６〜Ａ１．である。又、ＡＤＲ／ＤＡＲ１，〜。
社より販売されている１６ビットマイクロプロセッサ＜
８０８６ｉ使用している。図中、ｓ’ｒｓ□・ＳＴＳ
、はマイクログロセ、す１から出力される状態情報（ス
ティタス）、ＡＤＲｌ、〜１．はアドレスビｙ ） Ａ
１６〜Ａ１．である。又、ＡＤＲ／ＤＡＲ１，〜。
はアドレスとデータビット１．〜．がマルチブレフサさ
れ、ラッチ回路３、双方向パスドライバ４に供給される
ことを示している。ＡＤＲ／ＤＡＴ 、〜。もデータビ
ット、〜。がマルチプレクスされ、更に双方向パスドラ
イバ５、ラッチ回路６へ供給される他は上述と同様であ
る。ＣＬＫはＣＰＵクロ、りである。
れ、ラッチ回路３、双方向パスドライバ４に供給される
ことを示している。ＡＤＲ／ＤＡＴ 、〜。もデータビ
ット、〜。がマルチプレクスされ、更に双方向パスドラ
イバ５、ラッチ回路６へ供給される他は上述と同様であ
る。ＣＬＫはＣＰＵクロ、りである。
２はコマンド変換回路である。コマンド変換回路２はマ
イクロプロセッサ１から出力されるスティタス（ＳＴＳ
ｌ）をコマンドに変換する回路であシ、ここで生成され
る信号にはメモリリード・メモリライト・工０リード・
工０ライト・アドレスラ。
イクロプロセッサ１から出力されるスティタス（ＳＴＳ
ｌ）をコマンドに変換する回路であシ、ここで生成され
る信号にはメモリリード・メモリライト・工０リード・
工０ライト・アドレスラ。
３はラッチ回路である。ラッチ回路３はマイクログロセ
、？１から出力されるアドレス信号ＡＤＨ、、〜８．。
、？１から出力されるアドレス信号ＡＤＨ、、〜８．。
アドレス／データ信号ＡＤＲ／ＤＡＴ １．〜８、アト
Ｖスデータ信号ＡＤＲ／ＤＡＴ ｔ〜。をアドレスとし
てラッチする回路でタイミング発生回路７及び拡張パス
１２に対しアドレス信号ＡＤＲ１，〜、を、オアｒ−）
＆に対しアドレス信号ＡＤＨ、を供給する。そして８ビ
ットＲＯＭ １１に対し、アドレスＡＤＨ１１〜、を、
１６ビ。
Ｖスデータ信号ＡＤＲ／ＤＡＴ ｔ〜。をアドレスとし
てラッチする回路でタイミング発生回路７及び拡張パス
１２に対しアドレス信号ＡＤＲ１，〜、を、オアｒ−）
＆に対しアドレス信号ＡＤＨ、を供給する。そして８ビ
ットＲＯＭ １１に対し、アドレスＡＤＨ１１〜、を、
１６ビ。
トＲＡＭ １０に対してアドレスＡＤＲ１，〜ψを供給
する。
する。
４は双方向パスドライバである。双方向パスドライバ４
はデータバスＤＡＴ□〜、の入出力をコントロールスル
モノテ、メモリ、Ｉｌｏ、システムパスに接続される。
はデータバスＤＡＴ□〜、の入出力をコントロールスル
モノテ、メモリ、Ｉｌｏ、システムパスに接続される。
５はデータバスＤＡＴ 、〜。の入出力ヲコントロール
する双方向性パスドライバであり、メモリ、工１０シス
テムパスに接続される。６はラッチ回路である。ラッチ
回路６はｒ−タラインＤＡＴ、〜、を伝播するデータを
ラッチする為の回路で、パス変換時に使用される。
する双方向性パスドライバであり、メモリ、工１０シス
テムパスに接続される。６はラッチ回路である。ラッチ
回路６はｒ−タラインＤＡＴ、〜、を伝播するデータを
ラッチする為の回路で、パス変換時に使用される。
７はタイミング発生回路であり、コマンド変換生する。
図中、ＷＡＩＴはマイクロプロセッサをウェイ） （Ｗ
ＡＩＴ）状態に設定する信号、ＢＤＣＮＴ、は双方向パ
スドライバ４出力の許可／禁止及びデータの入出力方向
を決定する信号、ＢＤＣＮＴ、は双方向パスドライバ５
の出力許可／Ｍ止及びデータの入出力方向を決定する信
号、ＬＴＣＮＴはラッチ回路６のデータラッチタイミン
グ及び出力の許可／禁止のコントロール信号、ＢＤＣＮ
Ｔ、は双方向パスドライバ９の出力の許可／禁止及び入
出力方向を決定する信号、Ａ、ＯＮはオアダート８の出
力を強制的に１”とする信号である。オアゲート８の一
方の入力端子にはラッチ回路３を介して供給されるアド
レスビットＡ、が、他方の入力端子にはタイミング発生
回路からＡ、ＯＮ信号が供給されており、ここで論理条
件のとられた結果はＲＯＭ １ ｊのアドレスの最下位
ビットに接続される。
ＡＩＴ）状態に設定する信号、ＢＤＣＮＴ、は双方向パ
スドライバ４出力の許可／禁止及びデータの入出力方向
を決定する信号、ＢＤＣＮＴ、は双方向パスドライバ５
の出力許可／Ｍ止及びデータの入出力方向を決定する信
号、ＬＴＣＮＴはラッチ回路６のデータラッチタイミン
グ及び出力の許可／禁止のコントロール信号、ＢＤＣＮ
Ｔ、は双方向パスドライバ９の出力の許可／禁止及び入
出力方向を決定する信号、Ａ、ＯＮはオアダート８の出
力を強制的に１”とする信号である。オアゲート８の一
方の入力端子にはラッチ回路３を介して供給されるアド
レスビットＡ、が、他方の入力端子にはタイミング発生
回路からＡ、ＯＮ信号が供給されており、ここで論理条
件のとられた結果はＲＯＭ １ ｊのアドレスの最下位
ビットに接続される。
９はデータバスラインＤＡＴ １ Ｂ、−＠とＤＡＴ、
％。を結ぶ双方向パスドライバである。１ｏは１６ビッ
トデータ幅のメモ！Ｊ （ＲＡＭ）及び入出力デバイス
（ＭＥＭ／Ｉ Ｏ）、１１は８ビットデータ−ｏＲｏＭ
、１．ｖは拡張パスである。
％。を結ぶ双方向パスドライバである。１ｏは１６ビッ
トデータ幅のメモ！Ｊ （ＲＡＭ）及び入出力デバイス
（ＭＥＭ／Ｉ Ｏ）、１１は８ビットデータ−ｏＲｏＭ
、１．ｖは拡張パスである。
第２図、第３図、第４図は本発明実施例の動作を示すタ
イミングチャートである。それぞれバイト転送コマンド
到来時の動作タイミング、ワード転送コマンドにて奇数
アドレスから始まる２バイトをアクセスする場合の動作
タイミング、ワード転送コマンドにて偶数アドレスから
始まる２バイトをアクセス時、バイト命令に変換する際
の動作タイミングを示す。尚、第２図〜第４図において
示され九信号名、符号は第１図のそれと同等である。
イミングチャートである。それぞれバイト転送コマンド
到来時の動作タイミング、ワード転送コマンドにて奇数
アドレスから始まる２バイトをアクセスする場合の動作
タイミング、ワード転送コマンドにて偶数アドレスから
始まる２バイトをアクセス時、バイト命令に変換する際
の動作タイミングを示す。尚、第２図〜第４図において
示され九信号名、符号は第１図のそれと同等である。
以下、本発明実施例の動作につき、第２図以降に示した
タイミングチャートを参照しながら説明する。マイクロ
プロセッサ１のマシンサイクルはＴ８〜Ｔ４のクロック
で構成される。図中のＴＷはマイクログロセ、す１を待
機させる為のウェイト（ＷＡＩＴ）サイクルである。第
２図と第３図に示したタイミングチャートはマイクロプ
ロセッサ１が標準的に持っている機能で第４図に本発明
によシ実現される機能が説明されている。
タイミングチャートを参照しながら説明する。マイクロ
プロセッサ１のマシンサイクルはＴ８〜Ｔ４のクロック
で構成される。図中のＴＷはマイクログロセ、す１を待
機させる為のウェイト（ＷＡＩＴ）サイクルである。第
２図と第３図に示したタイミングチャートはマイクロプ
ロセッサ１が標準的に持っている機能で第４図に本発明
によシ実現される機能が説明されている。
まず、第２図から説明を始める。マイクロプロセッサ１
がＲＯＭ Ｉ ＪのＲＥＡＤコマンドを発行すると、コ
マンド変換回路２によりコマンドが出力される。
がＲＯＭ Ｉ ＪのＲＥＡＤコマンドを発行すると、コ
マンド変換回路２によりコマンドが出力される。
この時ＡＤＨ、、〜。を伝播するアドレスビ１ ） Ａ
ｌ＠〜。
ｌ＠〜。
も出力され、目的のアドレスをアクセスする。
次に第３図を説明する。マイクロプロセッサ１は最初の
サイクルでＲＯＭ １１の奇数アドレスを、次にアドレ
スを更新（プラス１）してＲＯＭ １１の偶数アドレス
をバイト単位でアクセスする。第４図はワード転送コマ
ンドにて偶数アドレスから始まるＲＯＭ １１の２バイ
トアクセス時のパスの変換を示すものである。本変換は
８ピット幅しかないＲＯＭ １１に対して１６ビット幅
のワード転送コマンドが発行された時必要になる。
サイクルでＲＯＭ １１の奇数アドレスを、次にアドレ
スを更新（プラス１）してＲＯＭ １１の偶数アドレス
をバイト単位でアクセスする。第４図はワード転送コマ
ンドにて偶数アドレスから始まるＲＯＭ １１の２バイ
トアクセス時のパスの変換を示すものである。本変換は
８ピット幅しかないＲＯＭ １１に対して１６ビット幅
のワード転送コマンドが発行された時必要になる。
マイクロプロセッサ１がワード転送コマンドを発行する
とタイミング発生回路７で偶数アドレスより始まるワー
ド転送コマンドであるか、又その対象が８ピツトデ一タ
幅のＲＯＭ １１であるかのチェックが行なわれ、そう
であれば、まずＷＡＩＴ信号ＯＮによりマイクロデロセ
７．す１を？ｌ−イｋ ｌ’ＷＡＴＴ）状態に設定する
。そして、ＲＯＭ １１のアクセスタイム経過後ＬＴＣ
ＮＴ信号にょシ１、ＲＯＭデータをう。
とタイミング発生回路７で偶数アドレスより始まるワー
ド転送コマンドであるか、又その対象が８ピツトデ一タ
幅のＲＯＭ １１であるかのチェックが行なわれ、そう
であれば、まずＷＡＩＴ信号ＯＮによりマイクロデロセ
７．す１を？ｌ−イｋ ｌ’ＷＡＴＴ）状態に設定する
。そして、ＲＯＭ １１のアクセスタイム経過後ＬＴＣ
ＮＴ信号にょシ１、ＲＯＭデータをう。
テ回路６にラッチする。そしてＡ、ＯＮを′１”として
Ｆ、ＯＭＩＩのアドレスを更新（ｆラス１）してＲＯＭ
のアクセスタイム経過後ウェイ） （ｗＡＩＴ）状態を
解除する。この時、ラッチ回路６のラッチデー２の終了
時、ＲＯＭ２バイト分のリードデータ１５〜８．７−０
’ｉ取り込むことによ、７７ ＲＥＡＤオイレーク１ン
を終了する。
Ｆ、ＯＭＩＩのアドレスを更新（ｆラス１）してＲＯＭ
のアクセスタイム経過後ウェイ） （ｗＡＩＴ）状態を
解除する。この時、ラッチ回路６のラッチデー２の終了
時、ＲＯＭ２バイト分のリードデータ１５〜８．７−０
’ｉ取り込むことによ、７７ ＲＥＡＤオイレーク１ン
を終了する。
尚本発明実施例では１６ビットマイクログロセッサに８
ビット幅のＲＯＭを接続する場合についてのみ例示し説
明してきたが、これに限定されるものではなく３２ビッ
トのマイクロプロセッサに８ビｙ）、１６ビツトのデー
タ幅を持つＲＯＭを接続するケースにおいても同様の方
式にて応用可能である。
ビット幅のＲＯＭを接続する場合についてのみ例示し説
明してきたが、これに限定されるものではなく３２ビッ
トのマイクロプロセッサに８ビｙ）、１６ビツトのデー
タ幅を持つＲＯＭを接続するケースにおいても同様の方
式にて応用可能である。
［発明の効果］
以上説明の如く本発明によれば、データバス１ｔ−ｓビ
ットとする事が可能となるため、部品点数の削減及び実
装スペースの綿小がはかれる。
ットとする事が可能となるため、部品点数の削減及び実
装スペースの綿小がはかれる。
第１図は本発明の実施例を示すブロック図、第２図、第
３図、第４図は本発明実施例の動作を示すタイミングチ
ャートであり、それぞれバイト転送コマンド到来時の動
作タイミング、ワード転送コマンドにて奇数アト０レス
から始まる２バイトをアクセスする場合の動作タイミン
グ、ワード転送コマンドにて偶数アドレスから始まる２
バイトをアクセスするとき、バイト命令に変換する際の
動作タイミングを示す。 １・・・マイクロプロセッサ、２・・・コマンド変換回
路、３，６・・・う、子回路、４＋５＋９・・・双方向
パスドライバ、７・・・タイミング発生回路、８・・・
オアゲート、１０・・・ＲＡＭチッグ、１１・・・ＲＯ
Ｍチ、プ。 出願人代理人 弁理士 鈴 江 武 彦ＡＤＲ１９−
０ 第１図
３図、第４図は本発明実施例の動作を示すタイミングチ
ャートであり、それぞれバイト転送コマンド到来時の動
作タイミング、ワード転送コマンドにて奇数アト０レス
から始まる２バイトをアクセスする場合の動作タイミン
グ、ワード転送コマンドにて偶数アドレスから始まる２
バイトをアクセスするとき、バイト命令に変換する際の
動作タイミングを示す。 １・・・マイクロプロセッサ、２・・・コマンド変換回
路、３，６・・・う、子回路、４＋５＋９・・・双方向
パスドライバ、７・・・タイミング発生回路、８・・・
オアゲート、１０・・・ＲＡＭチッグ、１１・・・ＲＯ
Ｍチ、プ。 出願人代理人 弁理士 鈴 江 武 彦ＡＤＲ１９−
０ 第１図
Claims (1)
- ｎビットデータバス幅を持つマイクロプロセッサに、こ
のマイクロプロセッサとは異なるｍビットのデータバス
幅で構成されるＲＯＭチップが接続されて成り、上記マ
イクロプロセッサから連続した複数バイトをアクセスす
るワード転送命令が発行されたとき、そのワード転送命
令をｎ／ｍ回のバイト転送命令に変換出力するものであ
って、その実行すべきアドレスに相当するＲＯＭチップ
のデータバス幅がｍビット構成か否かチェックする第１
の回路手段と、この回路手段によりｍビット構成である
ことが確認されたとき、上記マイクロプロセッサをＷＡ
ＩＴ状態に設定し、そのＲＯＭチップに必要なコマンド
パルス幅を確保した後、ＲＯＭチップ出力をラッチする
第２の回路と、ラッチ後、ＲＯＭアドレスの最下位ビッ
トを更新し奇偶アドレスを切替える第３の回路手段と、
更新後のアドレスのアクセスタイムを確保した後マイク
ロプロセッサのＷＡＩＴを解除し変換動作を終了する第
４の回路手段とを具備することを特徴とするマイクロプ
ロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800686A JPS6383844A (ja) | 1986-09-29 | 1986-09-29 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800686A JPS6383844A (ja) | 1986-09-29 | 1986-09-29 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6383844A true JPS6383844A (ja) | 1988-04-14 |
Family
ID=16869700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22800686A Pending JPS6383844A (ja) | 1986-09-29 | 1986-09-29 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6383844A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06208504A (ja) * | 1993-08-06 | 1994-07-26 | Hitachi Ltd | メモリコントローラ，メモリ読み出し方法及びメモリ書き込み方法 |
| USRE37103E1 (en) | 1988-04-18 | 2001-03-20 | Hitachi, Ltd. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| US6883041B2 (en) | 2002-03-19 | 2005-04-19 | Fujitsu Limited | Direct memory access device |
| USRE39529E1 (en) | 1988-04-18 | 2007-03-27 | Renesas Technology Corp. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
-
1986
- 1986-09-29 JP JP22800686A patent/JPS6383844A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37103E1 (en) | 1988-04-18 | 2001-03-20 | Hitachi, Ltd. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| USRE39529E1 (en) | 1988-04-18 | 2007-03-27 | Renesas Technology Corp. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| JPH06208504A (ja) * | 1993-08-06 | 1994-07-26 | Hitachi Ltd | メモリコントローラ，メモリ読み出し方法及びメモリ書き込み方法 |
| US6883041B2 (en) | 2002-03-19 | 2005-04-19 | Fujitsu Limited | Direct memory access device |
| US7165126B2 (en) | 2002-03-19 | 2007-01-16 | Fujitsu Limited | Direct memory access device |
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