JPH05120890A

JPH05120890A - 情報媒体

Info

Publication number: JPH05120890A
Application number: JP3306781A
Authority: JP
Inventors: Yuzo Matsuo; 雄三松尾
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1991-10-25
Filing date: 1991-10-25
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】書込みに長時間を要するフラッシュメモリを採
用しながらも、従来より高速にデータを書き込める情報
媒体を実現する。【構成】フラッシュメモリＩＣを複数個具備し（１〜
４）、デコーダ５が、端子１００，１０１を介してアド
レス信号の下位のビットＡ0 〜Ａ1 を受け、これをデコ
ードしてフラッシュメモリＩＣを選択することで、アド
レスの割り振りを変える。その結果、情報媒体へのアク
セスのアドレスが順になされても、並列に処理できるの
で、高速な書込みが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報媒体に関し、詳
しくは、フラッシュメモリ（すなわち、電気的に一括消
去が可能なプログラマブルＲＯＭ）を具備する情報媒体
に関する。

【０００２】

【従来の技術】従来、情報媒体の具体的なものとして
は、形状の観点からみると、長方形板状のＩＣカードや
円形板状のＩＣコイン等が有り、記憶や処理能力の観点
からみると、ＲＯＭカードやメモリカード，ＩＣカード
等があり、入出力装置への挿着時の接続状態の観点から
みると、接触型と非接触型がある。ここで、この発明は
フラッシュメモリを具備する情報媒体に関するものなの
で、説明を簡明なものとするために、通信やデータ処理
等の複雑な機能をも有する非接触型やＩＣカード等を避
けて、接触型のメモリカードを具体例とし、図３を用い
て、従来の技術を述べる。図３は、複数（この例では４
個）のフラッシュメモリＩＣ１〜４を具備するメモリカ
ード８の構成を示すブロック図である。メモリカード８
は、他に、デコーダ５とアドレス信号Ａ0 〜Ａ18用の端
子１００〜１１８，データ信号Ｄ0 〜Ｄ7用の端子２０
０〜２０７，制御信号用端子３００〜３３３（３００〜
３３３は連番とは限らない）を有する。

【０００３】フラッシュメモリＩＣ１〜４は、それぞ
れ、８×１２８Ｋビットの容量（すなわち８ビット／１
ワードで１２８Ｋワードの記憶容量）からなり、端子１
００〜１１６を介したアドレス信号Ａ0 〜Ａ16からなる
信号Ａを、そのアドレス入力として受けている。そし
て、端子２００〜２０７を介したデータ信号Ｄ0 〜Ｄ7
からなる信号Ｄを、そのデータ入力として受け、また、
そのデータ出力として出力する。さらに、端子３００〜
３３３を介して外部の入出力装置（図示せず）から、制
御信号Ｃも受ける。デコーダ５は、端子１１７，１１８
を介したアドレス信号Ａ17〜Ａ18からなる信号ＡH ′と
制御信号Ｃとを受け、信号ＡH ′をデコードして、フラ
ッシュメモリＩＣ１〜４への選択信号ＣＳ１〜ＣＳ４の
何れか１つの信号を生成し、制御信号Ｃに応じるタイミ
ングで、その選択信号を出力する。

【０００４】このような構成のメモリカード８にあって
は、入出力装置に挿着され、制御信号Ｃとアドレス信号
Ａ0 〜Ａ18を受けると、アドレス信号Ａ0 〜Ａ18の示す
アドレスが０００００（Ｈ）〜１ＦＦＦＦ（Ｈ）の場合
には、デコーダ５からの選択信号ＣＳ１によりフラッシ
ュメモリＩＣ１が選択され、このフラッシュメモリＩＣ
１内のワードであって信号Ａの示すアドレスの１ワード
が選択され、制御信号Ｃに応じたタイミングで、前記の
選択されたワードへデータ信号Ｄの示すデータを書き込
んだり、前記の選択されたワードのデータをデータ信号
Ｄとして読出したりといったアクセスが行われる。ここ
で、アドレスの値の表記における“（Ｈ）”は１６進法
表示を示す。

【０００５】アドレス信号Ａ0 〜Ａ18の示すアドレスが
２００００（Ｈ）〜３ＦＦＦＦ（Ｈ）の場合には、同様
にして、選択信号ＣＳ２と信号ＡH ′とによりフラッシ
ュメモリＩＣ２内の１ワードが選択され、このワードへ
のアクセスが行われる。アドレス信号Ａ0 〜Ａ18の示す
アドレスが４００００（Ｈ）〜５ＦＦＦＦ（Ｈ）の場合
には、フラッシュメモリＩＣ３内の１ワードが選択さ
れ、アドレスが６００００（Ｈ）〜７ＦＦＦＦ（Ｈ）の
場合には、フラッシュメモリＩＣ４内の１ワードが選択
され、このワードへのアクセスが行われることも同様で
ある。

【０００６】したがって、アドレスの並び方は、図３の
フラッシュメモリのブロック内に記入されているアドレ
スの如く、フラッシュメモリＩＣ１の先頭アドレスが０
００００（Ｈ）番地、次のアドレスが００００１（Ｈ）
番地、そして、フラッシュメモリＩＣ１の最終アドレス
が１ＦＦＦＦ（Ｈ）番地となる。この後に、フラッシュ
メモリＩＣ２が続き、フラッシュメモリＩＣ２の先頭ア
ドレスが２００００（Ｈ）番地、次のアドレスが２００
０１（Ｈ）番地、そして、フラッシュメモリＩＣ２の最
終アドレスが３ＦＦＦＦ（Ｈ）番地となる。同様にし
て、フラッシュメモリＩＣ３の先頭アドレスが４０００
０（Ｈ）番地、最終アドレスが５ＦＦＦＦ（Ｈ）番地と
なり、フラッシュメモリＩＣ４の先頭アドレスが６００
００（Ｈ）番地、最終アドレスが７ＦＦＦＦ（Ｈ）番地
となる。

【０００７】

【発明が解決しようとする課題】フラッシュメモリは、
消去及び再書込みを、電気的に行うことが可能な、大容
量のＲＯＭであることから、これを情報媒体に応用する
と、入出力装置等からのアクセスが比較的楽で、記憶保
持のための電池も不要で、しかも、記憶容量が大きいと
いった各種の長所を有する情報媒体が実現できるので、
情報媒体の記憶素子として採用されつつある。このよう
な長所を持つフラッシュメモリではあるが、これへの書
込み手順は、通常、下記の如きステップ１〜５を各ワー
ド毎に行うものである。

【０００８】ステップ１、先ずライトセットアップコ
マンドをデータ信号Ｄ0 〜Ｄ7 上に載せ制御信号Ｃで制
御してメモリカード８へ送出し（ライトセットアップコ
マンド送出）、次に書込み対象のアドレスをアドレス信
号Ａ0 〜Ａ18上に載せ書込みデータをデータ信号Ｄ0 〜
Ｄ7 上に載せ制御信号Ｃで制御してメモリカード８へ送
出する（ライトプログラムコマンド送出）。なお、この
例の各フラッシュメモリにはタイミングによってデータ
信号Ｄ0 〜Ｄ7 をコマンドとしてデコードする回路が内
蔵されている。（所用時間０．１〜０．３μｓ）ステップ２、１０〜２０μｓの待ち時間をとる。ステップ３、ライトプログラムベリファイコマンドを
データ信号Ｄ0 〜Ｄ7上に載せ制御信号Ｃで制御してメ
モリカード８へ送出する（ライトプログラムベリファイ
コマンド送出）。なお、この例の各フラッシュメモリに
はアドレスラッチが内蔵されているので、書込み対象の
アドレスをこのタイミングで再送する必要がない。（所
用時間０．１〜０．３μｓ）ステップ４、５〜１０μｓの待ち時間をとる。ステップ５、メモリカード８から出力されたデータ信
号Ｄ0 〜Ｄ7 上のデータを、書込みデータと比較して、
正しく書き込めたかどうかを確認する。

【０００９】このような手順のうち、ステップ１，３，
５の所用時間が各々０．１〜０．３μｓであるのに対
し、ステップ２は１０〜２０μｓ、ステップ４は５〜１
０μｓもかかるため、フラッシュメモリの書込み時間
は、１５〜３０μｓ程度となるが、そのほとんどは、ス
テップ２とステップ３における待ち時間である。また、
フラッシュメモリは一括消去型なので、再書込みの前に
行われる消去時に全部又はブロック単位（例えば１Ｋワ
ード単位）がまとめて消去される。このため、再書込み
も、それに対応して、まとめて行われることが多い。し
たがって、フラッシュメモリを用いた場合には、メモリ
のアドレスの昇順，降順の連続した並び順に従って、続
けて書込まれることが特に多い。

【００１０】しかし、アドレス順にアクセスした場合、
従来の構成では上述の如くアドレスが割り振られている
ため、ほとんどの場合に、同一のフラッシュメモリＩＣ
にばかり続けてアクセスすることとなり、１ワード当た
り１５〜３０μｓ程度の長い待ち時間を要することか
ら、図３の例の５１２Ｋワード（この例ではバイト）全
てを書込むとすると、７〜１６秒も必要になってしま
う。これは、同容量のＳＲＡＭを採用した場合に較べる
と、およそ１００倍程度であり、また、人間が焦れずに
待てると巷間にいわれている２〜３秒をも越えており、
好ましくない。この発明の目的は、このような従来技術
の問題点を解決するものであって、書込みに長時間を要
するフラッシュメモリを採用しながらも、従来より高速
にデータを書き込むことのできる情報媒体を実現するこ
とにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るこの発明の情報媒体の構成は、複数のフラッシュメモ
リＩＣを具備し、アドレス信号の下位のビットをデコー
ドした信号により前記フラッシュメモリＩＣの何れか１
つを選択し、前記アドレス信号から前記下位ビットを除
いた残りの上位ビットにより、前記の選択されたフラッ
シュメモリＩＣ内の１ワードを選択して、前記の選択さ
れたワードへのアクセスを行うものである。

【００１２】より具体的な構成は、ワード単位でアクセ
スされるフラッシュメモリＩＣを２のべき乗個と、アド
レス信号と制御信号とを受け、前記アドレス信号の下位
の前記べき数に対応する数のビットをデコードし、前記
制御信号に応じるタイミングで、前記フラッシュメモリ
ＩＣの何れか１つに選択信号を出力するデコーダと、を
備え、前記フラッシュメモリＩＣが、前記アドレス信号
から前記の下位ビットを除いた残りの上位ビットを、そ
のアドレス入力に受けて、前記の選択信号を受けたフラ
ッシュメモリＩＣ内の１ワードを選択し、前記制御信号
を受けて、前記制御信号に応じたタイミングで、前記の
選択されたワードへのアクセスを行う、ものである。

【００１３】

【作用】このような構成の、この発明の情報媒体にあっ
ては、アドレス信号の下位のビットがデコードされて、
対応するフラッシュメモリＩＣが選択され、アドレス信
号の残りの上位ビットにより、そのフラッシュメモリＩ
Ｃ内のアドレスが選択されるので、従来とはアドレスの
割り振りが異なる。つまり、アドレス信号の下位のビッ
トの値が変わり、アドレス信号の示すアドレスが、順に
連続して変化した場合、従来のように同一フラッシュメ
モリＩＣ内の連続したワードが続けて選択されるのでは
なく、異なるフラッシュメモリＩＣが順に選択される。
そして、フラッシュメモリＩＣが一巡するまでは、各フ
ラッシュメモリＩＣ内での局所アドレスが同一となる。

【００１４】したがって、情報媒体の連続したアドレス
に順に書込みを行っても、情報媒体の内部では、順に異
なるフラッシュメモリＩＣにアクセスするので、フラッ
シュメモリＩＣが一巡するまでは、前のアクセスの完了
を待つ必要がない。その結果、書込みに要する時間が、
従来の必要時間の単なる総和に較べて、（１／フラッシ
ュメモリＩＣの数）又は（実アクセス時間／待ち時間）
程度にまで、短縮される。これは、ＳＲＡＭ等と同等と
までは至らないが、人間が焦れずに待てる時間内には、
十分に収まっている。

【００１５】

【実施例】以下、この発明の構成の情報媒体の一実施例
としてのメモリカードの説明を、図を参照しながら詳し
く説明する。図１は、４個のフラッシュメモリＩＣ１〜
４を具備するメモリカード９の構成を示すブロック図で
あり、従来例の図３に対応するものである。メモリカー
ド９は、他に、デコーダ５とアドレス信号Ａ0 〜Ａ18用
の端子１００〜１１８，データ信号Ｄ0 〜Ｄ7 用の端子
２００〜２０７，制御信号用端子３００〜３３３を有す
るが、重複した繁雑な説明を避けるため、同一の構成，
同様の構成は、同一の符号をもって示し、その説明を割
愛する。

【００１６】従来と異なる構成は、フラッシュメモリＩ
Ｃ１〜４が、端子１０２〜１１８を介したアドレス信号
Ａ2 〜Ａ18からなる信号ＡH を、そのアドレス入力とし
て受けること、それと、デコーダ５が、端子１００，１
０１を介したアドレス信号Ａ0 ，Ａ1 からなる信号ＡL
と制御信号Ｃとを受けることである。

【００１７】このような構成のメモリカード９にあって
は、入出力装置に挿着され、制御信号Ｃとアドレス信号
Ａ0 〜Ａ18を受けると、アドレス信号Ａ0 〜Ａ18の示す
アドレスが、０００００（Ｈ），００００４（Ｈ），０
０００８（Ｈ），〜７ＦＦＦＣ（Ｈ）（但し、４跳び）
の場合には、デコーダ５からの選択信号ＣＳ１によりフ
ラッシュメモリＩＣ１が選択され、このフラッシュメモ
リＩＣ１内のワードであって信号ＡH の示すアドレスの
１ワードが選択され、制御信号Ｃに応じたタイミング
で、前記の選択されたワードへデータ信号Ｄの示すデー
タを書き込んだり、前記の選択されたワードのデータを
データ信号Ｄとして読出したりといったアクセスが行わ
れる。

【００１８】アドレス信号Ａ0 〜Ａ18の示すアドレス
が、００００１（Ｈ），００００５（Ｈ），００００９
（Ｈ），〜７ＦＦＦＤ（Ｈ）（但し、４跳び）の場合に
は、同様にして、選択信号ＣＳ２と信号ＡH とによりフ
ラッシュメモリＩＣ２内の１ワードが選択され、このワ
ードへのアクセスが行われる。アドレス信号Ａ0 〜Ａ18
の示すアドレスが、００００２（Ｈ），００００６
（Ｈ），００００Ａ（Ｈ），〜７ＦＦＦＥ（Ｈ）（但
し、４跳び）の場合には、フラッシュメモリＩＣ３内の
１ワードが選択され、アドレスが、００００３（Ｈ），
００００７（Ｈ），００００Ｂ（Ｈ），〜７ＦＦＦＦ
（Ｈ）（但し、４跳び）の場合には、フラッシュメモリ
ＩＣ４内の１ワードが選択され、このワードへのアクセ
スが行われることも同様である。

【００１９】したがって、メモリカード９全体における
アドレスの並び方は、図１のフラッシュメモリのブロッ
ク内に記入されているアドレスの如く、フラッシュメモ
リＩＣ１の先頭アドレスが０００００（Ｈ）番地、フラ
ッシュメモリＩＣ２の先頭アドレスが００００１（Ｈ）
番地、フラッシュメモリＩＣ３の先頭アドレスが０００
０２（Ｈ）番地、フラッシュメモリＩＣ４の先頭アドレ
スが００００３（Ｈ）番地、そして、フラッシュメモリ
ＩＣ１の２番目のアドレスが００００４（Ｈ）番地とな
る。以下同様にフラッシュメモリＩＣを順に巡ってアド
レスが割り振られ、最後に、フラッシュメモリＩＣ１の
最終アドレスが７ＦＦＦＣ（Ｈ）番地、フラッシュメモ
リＩＣ２の最終アドレスが７ＦＦＦＤ（Ｈ）番地、フラ
ッシュメモリＩＣ３の最終アドレスが７ＦＦＦＥ（Ｈ）
番地、フラッシュメモリＩＣ４の最終アドレスが７ＦＦ
ＦＦ（Ｈ）番地となる。

【００２０】このようなアドレスの並び方のもと、メモ
リカード９への書込みが、どのように行われるかを、図
２のタイミング図を参照しながら説明するが、１ワード
書込みの手順におけるステップ１〜ステップ５の詳細な
説明は、従来例と同一なので、その再度の説明は割愛す
る。そして、説明を明瞭なものとするために、メモリカ
ード９に対してメモリカード９全体のアドレス順にアク
セスした場合であって、しかも、４の倍数のアドレスか
らアクセスした場合を、具体例として説明する。

【００２１】先ず、フラッシュメモリＩＣ１に対し、ス
テップ１のライトセットアップコマンド，ライトプログ
ラムコマンド送出を行い（Ｗ１）、ステップ２の待ち時
間をとる（ＷＷ１）。次に、従来では、ステップ２完了
後にステップ３へ進むところであるが、この発明では、
次のアドレスがフラッシュメモリＩＣ２のアドレスとな
ることから、待ち時間（ＷＷ１）と平行して、次のアド
レスへのアクセスすなわちフラッシュメモリＩＣ２への
アクセスが可能である。よって、ここでは、フラッシュ
メモリＩＣ１へのステップ１の処理（Ｗ１）に続けて、
次のアドレスへのアクセスであるフラッシュメモリＩＣ
２へのステップ１の処理（Ｗ２）を行う。同一理由によ
り、さらに続けて、次の次のアドレスへのアクセスすな
わちフラッシュメモリＩＣ３へのステップ１の処理（Ｗ
３）を行い、フラッシュメモリＩＣ４へのステップ１の
処理（Ｗ４）をも行う。

【００２２】これで、フラッシュメモリＩＣ１〜４が、
全て、ステップ２の待ち時間を消化すべき状態にあるの
で、少なくともフラッシュメモリＩＣ１がアクセス可能
になるまでは待つ（ＷＷ９）。フラッシュメモリＩＣ１
のステップ２の待ち時間を消化すると、フラッシュメモ
リＩＣ１へのアクセスが可能となるから、フラッシュメ
モリＩＣ１へのステップ３の処理、すなわち、ライトプ
ログラムベリファイコマンド送出を行い（Ｖ１）、ステ
ップ４の待ち時間をとる（ＷＶ１）。続けて、フラッシ
ュメモリＩＣ２へのアクセスが可能となるから、フラッ
シュメモリＩＣ２へのステップ３の処理を行い（Ｖ
２）、ステップ４の待ち時間をとる（ＷＶ２）。同様
に、フラッシュメモリＩＣ３へのステップ３，４の処理
（Ｖ３，ＷＶ３）、フラッシュメモリＩＣ４へのステッ
プ３，４の処理（Ｖ４，ＷＶ４）を行うことができる。

【００２３】そして、待ち時間（ＷＶ９）を消化する
と、また、フラッシュメモリＩＣ１へのアクセスが可能
となるから、順に、フラッシュメモリＩＣ１へのステッ
プ５の処理（Ｃ１）、フラッシュメモリＩＣ２へのステ
ップ５の処理（Ｃ２）、フラッシュメモリＩＣ３へのス
テップ５の処理（Ｃ３）、フラッシュメモリＩＣ４への
ステップ５の処理（Ｃ４）が行える。このようにして、
フラッシュメモリＩＣの数に相当する数のワードを、ほ
ぼ並列に処理できるので、メモリカード９の全体のアド
レスに対して、順に、書込みを行っても、この例では、
従来１ワード処理していた時間とほぼ等しい時間に４ワ
ード処理できているので、従来よりも約４倍高速に処理
することができる。

【００２４】

【発明の効果】したがって、全てのフラッシュメモリＩ
Ｃへのアクセスが一巡する時間より、１つのフラッシュ
メモリＩＣへの待ち時間の方が長ければ、それに応じ
て、フラッシュメモリＩＣの個数を増やして並列度をあ
げれば、この発明の構成の情報媒体への全体の書込み時
間は、従来の構成のそれに対し、ほぼ個数分の１に短縮
される。また、それ以上に個数を増やした場合には、情
報媒体としての待ち時間が無くなるので、（実アクセス
時間／待ち時間）程度に、書込み時間が短縮される。以
上の説明から理解できるように、この発明の構成の情報
媒体にあっては、アドレス信号の下位ビットをデコード
してフラッシュメモリＩＣを選択する構成としたことに
より、外部から情報媒体へのアクセスのアドレスが順に
なされても、並列に処理できるので、高速な書込みが可
能である。

【図面の簡単な説明】

【図１】この発明の構成の情報媒体の一実施例としての
メモリカードのブロック図である。

【図２】この発明の構成の情報媒体の動作を説明するた
めのタイミング図である。

【図３】従来の構成のメモリカードのブロック図であ
る。

【符号の説明】

１，２，３，４…フラッシュメモリＩＣ５…デコーダ８…メモリカード９…メモリカード１００〜１１８，２００〜２０７，３００〜３３３…端
子

Claims

【特許請求の範囲】

【請求項１】複数のフラッシュメモリＩＣを具備し、ア
ドレス信号の下位のビットをデコードした信号により前
記フラッシュメモリＩＣの何れか１つを選択し、前記ア
ドレス信号から前記下位ビットを除いた残りの上位ビッ
トにより、前記の選択されたフラッシュメモリＩＣ内の
１ワードを選択して、前記の選択されたワードへのアク
セスを行うことを特徴とする情報媒体。
【請求項２】ワード単位でアクセスされるフラッシュメ
モリＩＣを２のべき乗個と、アドレス信号と制御信号とを受け、前記アドレス信号の
下位の前記べき数に対応する数のビットをデコードし、
前記制御信号に応じるタイミングで、前記フラッシュメ
モリＩＣの何れか１つに選択信号を出力するデコーダ
と、を備え、前記フラッシュメモリＩＣが、前記アドレス信号から前
記の下位ビットを除いた残りの上位ビットを、そのアド
レス入力に受けて、前記の選択信号を受けたフラッシュ
メモリＩＣ内の１ワードを選択し、前記制御信号を受け
て、前記制御信号に応じたタイミングで、前記の選択さ
れたワードへのアクセスを行う、ことを特徴とする情報媒体。