JPH0456470B2 - - Google Patents
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- Publication number
- JPH0456470B2 JPH0456470B2 JP57061217A JP6121782A JPH0456470B2 JP H0456470 B2 JPH0456470 B2 JP H0456470B2 JP 57061217 A JP57061217 A JP 57061217A JP 6121782 A JP6121782 A JP 6121782A JP H0456470 B2 JPH0456470 B2 JP H0456470B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- type impurity
- semiconductor substrate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電界トランジスタの保護装置に係り、
特にMOS構造のトランジスタにより構成される
集積回路の改善された入力保護装置に関する。
特にMOS構造のトランジスタにより構成される
集積回路の改善された入力保護装置に関する。
近年のMOS集積回路の進歩に伴い、人体又は
装置の静電気によりMOS構造のゲート酸化膜が
破壊される静電破壊現象に対する理解が浸透し、
その対策として多くの入力保護装置が考案され
た。このような入力保護装置の改良により、静電
破壊耐量は向上し、実用上ほぼ充分な耐量が確保
されるに至つた。しかしながら、最近自動車電装
等の用途で、静電ストレスに対する耐量の一層の
向上が要求される様になり、入力保護装置の改良
が課題となつている。一般に、静電耐圧向上のた
めには、入力保護装置自体が大型とならざる得な
い。入力保護装置が大きくなると入力容量が増大
し、回路の応答速度を低下させてしまう。このよ
うに、回路の応答速度を下げることなく静電耐圧
を向上せしめることは従来の保護装置では困難で
あつた。
装置の静電気によりMOS構造のゲート酸化膜が
破壊される静電破壊現象に対する理解が浸透し、
その対策として多くの入力保護装置が考案され
た。このような入力保護装置の改良により、静電
破壊耐量は向上し、実用上ほぼ充分な耐量が確保
されるに至つた。しかしながら、最近自動車電装
等の用途で、静電ストレスに対する耐量の一層の
向上が要求される様になり、入力保護装置の改良
が課題となつている。一般に、静電耐圧向上のた
めには、入力保護装置自体が大型とならざる得な
い。入力保護装置が大きくなると入力容量が増大
し、回路の応答速度を低下させてしまう。このよ
うに、回路の応答速度を下げることなく静電耐圧
を向上せしめることは従来の保護装置では困難で
あつた。
本発明の目的は回路の応答速度を低下すること
なく静電破壊耐圧が向上された保護装置を実現す
ることにより信頼性が高く、安価な集積回路素子
を提供することにある。
なく静電破壊耐圧が向上された保護装置を実現す
ることにより信頼性が高く、安価な集積回路素子
を提供することにある。
本発明によれば、保護されるべき電子回路素子
が形成された半導体基板と、この半導体基板上に
絶縁膜を介して形成された外部との接続のための
外部接続端子と、半導体基板の一導電型領域に互
いに離間して形成された第１および第２の他導電
型領域と、外部接続端子と第１の他導電型領域と
保護されるべき電子回路素子とを接続する接続手
段とを有し、接続手段は一導電型領域上に絶縁膜
を介して形成された部分を備え、第１の他導電型
領域と第２の他導電型領域との間の上部には前記
接続手段の部分が連続して存在する保護装置を備
えた半導体装置を得る。望ましくは外部接続端子
の下に第２の他導電型領域が形成され、接続手段
の外部接続端子と第１の他導電型領域との間の部
分が第１の他導電型領域と第２の他導電型領域と
の間に連続して存在している。
が形成された半導体基板と、この半導体基板上に
絶縁膜を介して形成された外部との接続のための
外部接続端子と、半導体基板の一導電型領域に互
いに離間して形成された第１および第２の他導電
型領域と、外部接続端子と第１の他導電型領域と
保護されるべき電子回路素子とを接続する接続手
段とを有し、接続手段は一導電型領域上に絶縁膜
を介して形成された部分を備え、第１の他導電型
領域と第２の他導電型領域との間の上部には前記
接続手段の部分が連続して存在する保護装置を備
えた半導体装置を得る。望ましくは外部接続端子
の下に第２の他導電型領域が形成され、接続手段
の外部接続端子と第１の他導電型領域との間の部
分が第１の他導電型領域と第２の他導電型領域と
の間に連続して存在している。
一般に静電破壊耐量は入力容量に関係してお
り、入力容量が大きいほど耐量が高くなる傾向が
ある、しかしながら、入力容量の増大は、回路の
応答速度を低下させるなど回路設計上の制約とな
り好ましくない。
り、入力容量が大きいほど耐量が高くなる傾向が
ある、しかしながら、入力容量の増大は、回路の
応答速度を低下させるなど回路設計上の制約とな
り好ましくない。
本発明によれば、通常の動作条件では、入力容
量が極めて小さいが、静電ストレスが印加された
場合のみ大きな入力容量を示すので回路の応答速
度が低下することがなく、第２の他導電型領域を
低濃度とすれば静電ストレスのため誘起される電
界集中現象が緩和される。
量が極めて小さいが、静電ストレスが印加された
場合のみ大きな入力容量を示すので回路の応答速
度が低下することがなく、第２の他導電型領域を
低濃度とすれば静電ストレスのため誘起される電
界集中現象が緩和される。
以下、図面を参照し本発明の実施例について詳
細に説明する。
細に説明する。
第１ａ図は、従来の技術による標準の入力保護
装置の平面図であり、第１ｂ図は、平面図におけ
るＸ−X′線に沿つた断面の模式図である。図に
おいて、１はアルミ電極、２はＮ型シリコン基
板、３はP+型拡散層で、入力保護抵抗とダイオ
ードを兼ねるものである。４はN+型拡散層、５
はP+型拡散層３とアルミ電極１のコンタクト部、
６はシリコン酸化膜である。この様な従来技術に
よる入力保護装置では、特に入力端子に負電位が
加わる静電ストレスに対して耐量が小さく、第１
ａ図に示すＡ又はＢ点で破壊する場合が多い。こ
の原因は、第１図の２，３領域に形成されたPN
接合が逆バイアスされると同時に、アルミ電極１
が負電位となるためアルミ電極１の下部のＮ型半
導体領域が反転し、Ａ点又はＢ点に電界が集中す
るためである。この現象に対して、例えば、第２
図様な構造は有効な耐量向上の手段である。すな
わちアルミ電極下部のN+型拡散層４をなくすと
同時に、アルミ電極１とN+型拡散層４の間隔を
大きくすることにより、Ａ、Ｂ点の電界集中が緩
和される。しかし第２図の構造でも静電耐量は充
分ではない。
装置の平面図であり、第１ｂ図は、平面図におけ
るＸ−X′線に沿つた断面の模式図である。図に
おいて、１はアルミ電極、２はＮ型シリコン基
板、３はP+型拡散層で、入力保護抵抗とダイオ
ードを兼ねるものである。４はN+型拡散層、５
はP+型拡散層３とアルミ電極１のコンタクト部、
６はシリコン酸化膜である。この様な従来技術に
よる入力保護装置では、特に入力端子に負電位が
加わる静電ストレスに対して耐量が小さく、第１
ａ図に示すＡ又はＢ点で破壊する場合が多い。こ
の原因は、第１図の２，３領域に形成されたPN
接合が逆バイアスされると同時に、アルミ電極１
が負電位となるためアルミ電極１の下部のＮ型半
導体領域が反転し、Ａ点又はＢ点に電界が集中す
るためである。この現象に対して、例えば、第２
図様な構造は有効な耐量向上の手段である。すな
わちアルミ電極下部のN+型拡散層４をなくすと
同時に、アルミ電極１とN+型拡散層４の間隔を
大きくすることにより、Ａ、Ｂ点の電界集中が緩
和される。しかし第２図の構造でも静電耐量は充
分ではない。
第３図に本発明による第１の実施例を示す。図
において、７はボンデイングパツド下の半導体基
板２に付加されたＰ型の不純物領域で、７′はＰ
型不純物領域３と重複して形成されたＰ型の不純
物領域である。第３図に示す構造において、Ｐ型
不純物領域３，７′とＰ型不純物領域７とは通常
の動作条件では電気的に接続されておらず、した
がつて、入力容量も第１図又は第２図の入力保護
装置と変わらないが、アルミ電極１に大きな負電
圧が印加されると、アルミ電極１の下部のＮ型領
域が反転し、Ｐ型不純物領域３，７′とＰ型不純
物領域７とは電気的に接続される。その結果、Ｐ
型不純物領域７と基板２による接合容量が付加さ
れ、大きな入力容量を示す。静電破壊耐量が向上
するのは、印加される静電エネルギーの一部が、
この容量に吸収されるためと考えられる。この構
造のもつ第２の特長は、ボンデイングパツドの下
部に、低濃度で、深いＰ型不純物領域が形成され
ている点で、上述のアルミ電極下部の反転現象に
起因するアルミ電極端での電界集中を防止すると
同時に、ボンデイング時のストレスに起因するシ
リコン中の欠陥が、静電耐量に影響を及ぼさない
構造である。更に、第２の電極下部のＰ型不純物
層も電極端での電界集中を緩和し、第１図におけ
るＢ点での破壊耐量を向上させることができる。
において、７はボンデイングパツド下の半導体基
板２に付加されたＰ型の不純物領域で、７′はＰ
型不純物領域３と重複して形成されたＰ型の不純
物領域である。第３図に示す構造において、Ｐ型
不純物領域３，７′とＰ型不純物領域７とは通常
の動作条件では電気的に接続されておらず、した
がつて、入力容量も第１図又は第２図の入力保護
装置と変わらないが、アルミ電極１に大きな負電
圧が印加されると、アルミ電極１の下部のＮ型領
域が反転し、Ｐ型不純物領域３，７′とＰ型不純
物領域７とは電気的に接続される。その結果、Ｐ
型不純物領域７と基板２による接合容量が付加さ
れ、大きな入力容量を示す。静電破壊耐量が向上
するのは、印加される静電エネルギーの一部が、
この容量に吸収されるためと考えられる。この構
造のもつ第２の特長は、ボンデイングパツドの下
部に、低濃度で、深いＰ型不純物領域が形成され
ている点で、上述のアルミ電極下部の反転現象に
起因するアルミ電極端での電界集中を防止すると
同時に、ボンデイング時のストレスに起因するシ
リコン中の欠陥が、静電耐量に影響を及ぼさない
構造である。更に、第２の電極下部のＰ型不純物
層も電極端での電界集中を緩和し、第１図におけ
るＢ点での破壊耐量を向上させることができる。
第４図に示す本発明の第２の実施例は、アルミ
電極下部にN-型不純物領域８に有する更に改善
された構造である。このN-型不純物層により、
アルミ電極１の下部の反転電圧を高くすることが
できる。したがつて、高耐圧が要求されるMOS
デバイスに特に適している。Ｐ型不純物領域７お
よび７′は、第１の実施例と同様の効果をもつ、
N-型不純物領域は、第１図のＡ点の破壊を防止
するため、２のN+型拡散層の不純物濃度より低
いことが必要だが、一般に高耐圧MOSデバイス
は、Ｎチヤネルトランジスタの耐圧向上のため
に、ドレイン接合に、N-型不純物領域を有して
おり、これと同時に形成できる。
電極下部にN-型不純物領域８に有する更に改善
された構造である。このN-型不純物層により、
アルミ電極１の下部の反転電圧を高くすることが
できる。したがつて、高耐圧が要求されるMOS
デバイスに特に適している。Ｐ型不純物領域７お
よび７′は、第１の実施例と同様の効果をもつ、
N-型不純物領域は、第１図のＡ点の破壊を防止
するため、２のN+型拡散層の不純物濃度より低
いことが必要だが、一般に高耐圧MOSデバイス
は、Ｎチヤネルトランジスタの耐圧向上のため
に、ドレイン接合に、N-型不純物領域を有して
おり、これと同時に形成できる。
第５図に示す第３の実施例は、ボンデイングパ
ツドの下部に形成するＰ型不純物領域７がコンタ
クト９を介して回路の最低電位電源ライン（VSS）
に接続される構造である。この構造では、静電エ
ネルギーが電流として電源ラインに放出されるた
め、極めて大きい静電耐量を有す。第５図では、
VSSラインとの接続例を示したが、VDDラインと
接続した場合でも同等の効果がある。また、第３
の実施例においてもN-型不純物領域８が上述の
効果を果たすことはいうもでもない。
ツドの下部に形成するＰ型不純物領域７がコンタ
クト９を介して回路の最低電位電源ライン（VSS）
に接続される構造である。この構造では、静電エ
ネルギーが電流として電源ラインに放出されるた
め、極めて大きい静電耐量を有す。第５図では、
VSSラインとの接続例を示したが、VDDラインと
接続した場合でも同等の効果がある。また、第３
の実施例においてもN-型不純物領域８が上述の
効果を果たすことはいうもでもない。
以上の本発明による実施例において、Ｐ型不純
物領域７および７′は、Ｐウエルの形成と同時に
行うことができ、また、上述の如く、動作電圧が
高い場合に必要となるN-型不純物領域８は、通
常高耐圧MOS構造で用いられるものである。し
たがつて、何ら、特別な工程を付加することなく
そのため、低価格で、しかも高信頼性を有するデ
バイスを提供することができる。
物領域７および７′は、Ｐウエルの形成と同時に
行うことができ、また、上述の如く、動作電圧が
高い場合に必要となるN-型不純物領域８は、通
常高耐圧MOS構造で用いられるものである。し
たがつて、何ら、特別な工程を付加することなく
そのため、低価格で、しかも高信頼性を有するデ
バイスを提供することができる。
第１図、第２図は従来技術による入力保護装置
を示す図、第３図、第４図、第５図は本発明の実
施例を示す図である。 なお図において、１……アルミ電極、２……Ｎ
型半導体基板、３……P+型拡散領域、４……N+
型拡散領域、５……P+型拡散領域とアルミ電極
のコンタクト部、６……シリコン酸化膜、７，
７′……Ｐ型不純物領域、８……Ｎ型不純物領域、
９……Ｐ型不純物領域のコンタクト、１０……電
源に接続されるアルミ電極、である。
を示す図、第３図、第４図、第５図は本発明の実
施例を示す図である。 なお図において、１……アルミ電極、２……Ｎ
型半導体基板、３……P+型拡散領域、４……N+
型拡散領域、５……P+型拡散領域とアルミ電極
のコンタクト部、６……シリコン酸化膜、７，
７′……Ｐ型不純物領域、８……Ｎ型不純物領域、
９……Ｐ型不純物領域のコンタクト、１０……電
源に接続されるアルミ電極、である。
Claims (1)
- 【特許請求の範囲】 １ 保護されるべき電子回路素子が形成された半
導体基板と、該半導体基板上に絶縁膜を介して形
成された外部との接続のための端子と、前記半導
体基板の一導電型領域に互いに離間して形成され
た第１および第２の他導電型領域と、前記端子と
前記第１の他導電型領域と前記保護されるべき電
子回路素子とをこの順に接続する接続手段とを有
し、前記第２の他導電型領域は前記端子の下に絶
縁膜を介して形成され、前記接続手段は前記一導
電型領域上に前記絶縁膜を介して形成された部分
を備え、前記第１の他導電型領域と前記第２の他
導電型領域との間の上部に前記接続手段の部分が
連続して存在し、その一部が前記第１の他導電型
領域にコンタクトされていることを特徴とする保
護装置を備えた半導体装置。 ２ 前記一導電型領域はＮ型の領域であり、前記
第１および第２の他導電型領域はそれぞれＰ型で
前記半導体基板中に形成されるウエル領域と同時
に形成された領域であることを特徴とする特許請
求の範囲第１項記載の保護装置を備えた半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061217A JPS58178574A (ja) | 1982-04-13 | 1982-04-13 | 保護装置を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061217A JPS58178574A (ja) | 1982-04-13 | 1982-04-13 | 保護装置を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178574A JPS58178574A (ja) | 1983-10-19 |
| JPH0456470B2 true JPH0456470B2 (ja) | 1992-09-08 |
Family
ID=13164806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061217A Granted JPS58178574A (ja) | 1982-04-13 | 1982-04-13 | 保護装置を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178574A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719844B2 (ja) * | 1988-09-19 | 1995-03-06 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185652U (ja) * | 1974-12-27 | 1976-07-09 |
-
1982
- 1982-04-13 JP JP57061217A patent/JPS58178574A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58178574A (ja) | 1983-10-19 |
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