JPH04362616A - アクティブマトリクスパネル - Google Patents
アクティブマトリクスパネルInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/431—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different compositions, shapes, layouts or thicknesses of gate insulators in different TFTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は駆動回路部を備えたア
クティブマトリクスパネルに関する。
クティブマトリクスパネルに関する。
【０００２】
【従来の技術】例えばアクティブマトリクス型の液晶デ
ィスプレイ装置には、ガラス等からなる透明基板上にア
クティブマトリクス部用ＴＦＴ（薄膜トランジスタ）の
ほかに駆動回路部用ＴＦＴを形成してなるアクティブマ
トリクスパネルを備えたものがある。図８は従来のこの
ようなアクティブマトリクスパネルの回路構成の一例を
示したものである。このアクティブマトリクスパネルで
は、行方向に走査電極１が列方向に表示電極２がそれぞ
れ設けられ、走査電極１と表示電極２との各交点に対応
する各画素（液晶）３ごとにアクティブマトリクス部用
ＴＦＴ４が設けられ、走査電極１の一端部にゲート駆動
回路部用ＴＦＴ５が設けられ、１本おきの表示電極２の
一端部および残りの表示電極２の他端部にデータ駆動回
路部用ＴＦＴ６、７がそれぞれ設けられ、そしてアクテ
ィブマトリクス部用ＴＦＴ４がオンになると、画素３の
静電容量部に表示データが電荷の形で書き込まれ、アク
ティブマトリクス部用ＴＦＴ４がオフになると、書き込
まれた電荷により画素３が駆動されるようになっている
。ところで、アクティブマトリクス部用ＴＦＴ４および
駆動回路部用ＴＦＴ５〜７は、半導体層を構成するポリ
シリコンの下地として酸化シリコンが設けられている。
ィスプレイ装置には、ガラス等からなる透明基板上にア
クティブマトリクス部用ＴＦＴ（薄膜トランジスタ）の
ほかに駆動回路部用ＴＦＴを形成してなるアクティブマ
トリクスパネルを備えたものがある。図８は従来のこの
ようなアクティブマトリクスパネルの回路構成の一例を
示したものである。このアクティブマトリクスパネルで
は、行方向に走査電極１が列方向に表示電極２がそれぞ
れ設けられ、走査電極１と表示電極２との各交点に対応
する各画素（液晶）３ごとにアクティブマトリクス部用
ＴＦＴ４が設けられ、走査電極１の一端部にゲート駆動
回路部用ＴＦＴ５が設けられ、１本おきの表示電極２の
一端部および残りの表示電極２の他端部にデータ駆動回
路部用ＴＦＴ６、７がそれぞれ設けられ、そしてアクテ
ィブマトリクス部用ＴＦＴ４がオンになると、画素３の
静電容量部に表示データが電荷の形で書き込まれ、アク
ティブマトリクス部用ＴＦＴ４がオフになると、書き込
まれた電荷により画素３が駆動されるようになっている
。ところで、アクティブマトリクス部用ＴＦＴ４および
駆動回路部用ＴＦＴ５〜７は、半導体層を構成するポリ
シリコンの下地として酸化シリコンが設けられている。
【０００３】
【発明が解決しようとする課題】しかるに、従来のこの
ようなアクティブマトリクスパネルでは、アクティブマ
トリクス部用ＴＦＴ４と駆動回路部用ＴＦＴ５〜７とで
要求される特性に違いがあり、駆動回路部用ＴＦＴ５〜
７の場合、移動度を高めるためにオン電流を十分高くし
なければならないが、カットオフ電流についてはアクテ
ィブマトリクス部用ＴＦＴ４ほど低くする必要はなく、
一方、アクティブマトリクス部用ＴＦＴ４の場合、リー
ク電流を小さくするためにカットオフ電流を十分低くし
なければならないが、オン電流については駆動回路部用
ＴＦＴ５〜７ほど高くする必要はない。しかしながら、
ＴＦＴの半導体層がポリシリコンでその下地が酸化シリ
コンであると、駆動回路部用ＴＦＴ５〜７のオン電流を
十分に高くすることができるが、アクティブマトリクス
部用ＴＦＴ４のカットオフ電流を十分に低くすることが
できず、このため表示品質が低下するという問題があっ
た。この発明の目的は、駆動回路部用ＴＦＴのオン電流
を低下させることなく、アクティブマトリクス部用ＴＦ
Ｔのカットオフ電流を十分に低くすることのできるアク
ティブマトリクスパネルを提供することにある。
ようなアクティブマトリクスパネルでは、アクティブマ
トリクス部用ＴＦＴ４と駆動回路部用ＴＦＴ５〜７とで
要求される特性に違いがあり、駆動回路部用ＴＦＴ５〜
７の場合、移動度を高めるためにオン電流を十分高くし
なければならないが、カットオフ電流についてはアクテ
ィブマトリクス部用ＴＦＴ４ほど低くする必要はなく、
一方、アクティブマトリクス部用ＴＦＴ４の場合、リー
ク電流を小さくするためにカットオフ電流を十分低くし
なければならないが、オン電流については駆動回路部用
ＴＦＴ５〜７ほど高くする必要はない。しかしながら、
ＴＦＴの半導体層がポリシリコンでその下地が酸化シリ
コンであると、駆動回路部用ＴＦＴ５〜７のオン電流を
十分に高くすることができるが、アクティブマトリクス
部用ＴＦＴ４のカットオフ電流を十分に低くすることが
できず、このため表示品質が低下するという問題があっ
た。この発明の目的は、駆動回路部用ＴＦＴのオン電流
を低下させることなく、アクティブマトリクス部用ＴＦ
Ｔのカットオフ電流を十分に低くすることのできるアク
ティブマトリクスパネルを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、ＴＦＴのオ
ン電流およびカットオフ電流が共に下地が酸化シリコン
の場合よりも窒化シリコンの場合の方が低くなることに
着目し、アクティブマトリクス部用ＴＦＴの下地を窒化
シリコン膜とし、且つ駆動回路部用ＴＦＴの下地を酸化
シリコン膜としたものである。
ン電流およびカットオフ電流が共に下地が酸化シリコン
の場合よりも窒化シリコンの場合の方が低くなることに
着目し、アクティブマトリクス部用ＴＦＴの下地を窒化
シリコン膜とし、且つ駆動回路部用ＴＦＴの下地を酸化
シリコン膜としたものである。
【０００５】
【作用】この発明によれば、アクティブマトリクス部用
ＴＦＴの下地を窒化シリコン膜としているので、アクテ
ィブマトリクス部用ＴＦＴのカットオフ電流を下地が酸
化シリコン膜の場合と比較して十分に低くすることがで
き、しかも駆動回路部用ＴＦＴの下地を酸化シリコン膜
としているので、駆動回路部用ＴＦＴのオン電流が低下
しないようにすることができる。
ＴＦＴの下地を窒化シリコン膜としているので、アクテ
ィブマトリクス部用ＴＦＴのカットオフ電流を下地が酸
化シリコン膜の場合と比較して十分に低くすることがで
き、しかも駆動回路部用ＴＦＴの下地を酸化シリコン膜
としているので、駆動回路部用ＴＦＴのオン電流が低下
しないようにすることができる。
【０００６】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おけるアクティブマトリクスパネルの各製造工程を示し
たものである。そこで、これらの図を順に参照しながら
、アクティブマトリクスパネルの構造についてその製造
方法と併せ説明する。
おけるアクティブマトリクスパネルの各製造工程を示し
たものである。そこで、これらの図を順に参照しながら
、アクティブマトリクスパネルの構造についてその製造
方法と併せ説明する。
【０００７】まず、図１に示すように、ガラス等からな
る透明基板１１の上面にスパッタリング装置を用いて下
地用酸化シリコン膜１２を１０００Å程度の厚さに形成
する。次に、下地用酸化シリコン膜１２の上面にプラズ
マＣＶＤ法により下地用窒化シリコン膜１３を１０００
Å程度の厚さに形成する。
る透明基板１１の上面にスパッタリング装置を用いて下
地用酸化シリコン膜１２を１０００Å程度の厚さに形成
する。次に、下地用酸化シリコン膜１２の上面にプラズ
マＣＶＤ法により下地用窒化シリコン膜１３を１０００
Å程度の厚さに形成する。
【０００８】次に、図２に示すように、フォトリソグラ
フィ技術により、アクティブマトリクス部用ＴＦＴ形成
領域に対応する部分以外の不要な部分の下地用窒化シリ
コン膜１３をエッチングして除去する。次に、全表面に
プラズマＣＶＤ法によりアモルファスシリコン膜１４を
１０００Å程度の厚さに形成する。次に、ＸｅＣｌエキ
シマレーザを照射することによりアモルファスシリコン
膜１４を結晶化してポリシリコン膜１５とする。この場
合、高いエネルギ密度でいきなりレーザ照射すると膜破
壊が生じるので、これを避けるために、３段階に分けて
、すなわちまず１８０ｍＪ／ｃｍ２のエネルギ密度で、
次いで２２０ｍＪ／ｃｍ２のエネルギ密度で、最後に２
７０ｍＪ／ｃｍ２のエネルギ密度でレーザ照射を行う。
フィ技術により、アクティブマトリクス部用ＴＦＴ形成
領域に対応する部分以外の不要な部分の下地用窒化シリ
コン膜１３をエッチングして除去する。次に、全表面に
プラズマＣＶＤ法によりアモルファスシリコン膜１４を
１０００Å程度の厚さに形成する。次に、ＸｅＣｌエキ
シマレーザを照射することによりアモルファスシリコン
膜１４を結晶化してポリシリコン膜１５とする。この場
合、高いエネルギ密度でいきなりレーザ照射すると膜破
壊が生じるので、これを避けるために、３段階に分けて
、すなわちまず１８０ｍＪ／ｃｍ２のエネルギ密度で、
次いで２２０ｍＪ／ｃｍ２のエネルギ密度で、最後に２
７０ｍＪ／ｃｍ２のエネルギ密度でレーザ照射を行う。
【０００９】次に、図３に示すように、フォトリソグラ
フィ技術により、駆動回路部用の各ＴＦＴのチャネル領
域２１およびアクティブマトリクス部用の各ＴＦＴのチ
ャネル領域２２に対応する部分のポリシリコン膜１５の
上面にフォトレジスト膜２３、２４をパターン形成する
。次に、フォトレジスト膜２３、２４をマスクとしてイ
オンインプラ装置またはイオンシャワ装置によりリンイ
オンを注入し、各チャネル領域２１、２２に対応する部
分以外のポリシリコン膜１５を不純物領域化する。次に
、フォトレジスト膜２３、２４を剥離し、この後ＸｅＣ
ｌエキシマレーザを２２０ｍＪ／ｃｍ２のエネルギ密度
で照射し、活性化を行う。
フィ技術により、駆動回路部用の各ＴＦＴのチャネル領
域２１およびアクティブマトリクス部用の各ＴＦＴのチ
ャネル領域２２に対応する部分のポリシリコン膜１５の
上面にフォトレジスト膜２３、２４をパターン形成する
。次に、フォトレジスト膜２３、２４をマスクとしてイ
オンインプラ装置またはイオンシャワ装置によりリンイ
オンを注入し、各チャネル領域２１、２２に対応する部
分以外のポリシリコン膜１５を不純物領域化する。次に
、フォトレジスト膜２３、２４を剥離し、この後ＸｅＣ
ｌエキシマレーザを２２０ｍＪ／ｃｍ２のエネルギ密度
で照射し、活性化を行う。
【００１０】次に、フォトリソグラフィ技術により、駆
動回路部用ＴＦＴ形成領域およびアクティブマトリクス
部用ＴＦＴ形成領域に対応する部分以外の不要な部分の
ポリシリコン膜１５をエッチングして除去し、図４に示
すように、下地用酸化シリコン膜１２の上面に駆動回路
部用ポリシリコン膜３１を形成すると共に、下地用窒化
シリコン膜１３の上面にアクティブマトリクス部用ポリ
シリコン膜３２を形成する。この状態では、既に説明し
たように、図３に示す工程においてリンイオンを注入し
ているので、駆動回路部用ポリシリコン膜３１のチャネ
ル領域２１の両側にソース・ドレイン領域３４が形成さ
れ、またアクティブマトリクス部用ポリシリコン膜３２
のチャネル領域２２の両側にソース・ドレイン領域３５
が形成されている。
動回路部用ＴＦＴ形成領域およびアクティブマトリクス
部用ＴＦＴ形成領域に対応する部分以外の不要な部分の
ポリシリコン膜１５をエッチングして除去し、図４に示
すように、下地用酸化シリコン膜１２の上面に駆動回路
部用ポリシリコン膜３１を形成すると共に、下地用窒化
シリコン膜１３の上面にアクティブマトリクス部用ポリ
シリコン膜３２を形成する。この状態では、既に説明し
たように、図３に示す工程においてリンイオンを注入し
ているので、駆動回路部用ポリシリコン膜３１のチャネ
ル領域２１の両側にソース・ドレイン領域３４が形成さ
れ、またアクティブマトリクス部用ポリシリコン膜３２
のチャネル領域２２の両側にソース・ドレイン領域３５
が形成されている。
【００１１】次に、図５に示すように、全表面にスパッ
タリング装置を用いて酸化シリコンからなるゲート絶縁
膜４１を１０００Å程度の厚さに形成する。次に、駆動
回路部用ポリシリコン膜３１のチャネル領域２１に対応
する部分のゲート絶縁膜４１の上面およびアクティブマ
トリクス部用ポリシリコン膜３２のチャネル領域２２に
対応する部分のゲート絶縁膜４１の上面にスパッタリン
グ装置を用いてアルミニウムからなるゲート電極４２、
４３を２０００Å程度の厚さにパターン形成する。
タリング装置を用いて酸化シリコンからなるゲート絶縁
膜４１を１０００Å程度の厚さに形成する。次に、駆動
回路部用ポリシリコン膜３１のチャネル領域２１に対応
する部分のゲート絶縁膜４１の上面およびアクティブマ
トリクス部用ポリシリコン膜３２のチャネル領域２２に
対応する部分のゲート絶縁膜４１の上面にスパッタリン
グ装置を用いてアルミニウムからなるゲート電極４２、
４３を２０００Å程度の厚さにパターン形成する。
【００１２】次に、図６に示すように、全表面にプラズ
マＣＶＤ法により窒化シリコンからなる層間絶縁膜５１
を５０００Å程度の厚さに形成する。次に、層間絶縁膜
５１の上面にスパッタリング装置を用いてＩＴＯからな
る透明電極（走査電極および表示電極）５２を１０００
Å程度の厚さにパターン形成する。次に、駆動回路部用
ポリシリコン膜３１のソース・ドレイン領域３４に対応
する部分の層間絶縁膜５１およびゲート絶縁膜４１にコ
ンタクトホール５３を形成すると共に、アクティブマト
リクス部用ポリシリコン膜３２のソース・ドレイン領域
３５に対応する部分の層間絶縁膜５１およびゲート絶縁
膜４１にコンタクトホール５４を形成する。次に、コン
タクトホール５３を通して駆動回路部用ポリシリコン膜
３１のソース・ドレイン領域３４と接続されるアルミニ
ウムからなるソース・ドレイン電極５５を層間絶縁膜５
１等の上面に６０００Å程度の厚さにパターン形成する
と共に、コンタクトホール５４を通してアクティブマト
リクス部用ポリシリコン膜３２のソース・ドレイン領域
３５と接続される同じくアルミニウムからなるソース・
ドレイン電極５６を層間絶縁膜５１等の上面に６０００
Å程度の厚さにパターン形成する。かくして、駆動回路
部を備えたアクティブマトリクスパネルが製造される。
マＣＶＤ法により窒化シリコンからなる層間絶縁膜５１
を５０００Å程度の厚さに形成する。次に、層間絶縁膜
５１の上面にスパッタリング装置を用いてＩＴＯからな
る透明電極（走査電極および表示電極）５２を１０００
Å程度の厚さにパターン形成する。次に、駆動回路部用
ポリシリコン膜３１のソース・ドレイン領域３４に対応
する部分の層間絶縁膜５１およびゲート絶縁膜４１にコ
ンタクトホール５３を形成すると共に、アクティブマト
リクス部用ポリシリコン膜３２のソース・ドレイン領域
３５に対応する部分の層間絶縁膜５１およびゲート絶縁
膜４１にコンタクトホール５４を形成する。次に、コン
タクトホール５３を通して駆動回路部用ポリシリコン膜
３１のソース・ドレイン領域３４と接続されるアルミニ
ウムからなるソース・ドレイン電極５５を層間絶縁膜５
１等の上面に６０００Å程度の厚さにパターン形成する
と共に、コンタクトホール５４を通してアクティブマト
リクス部用ポリシリコン膜３２のソース・ドレイン領域
３５と接続される同じくアルミニウムからなるソース・
ドレイン電極５６を層間絶縁膜５１等の上面に６０００
Å程度の厚さにパターン形成する。かくして、駆動回路
部を備えたアクティブマトリクスパネルが製造される。
【００１３】ところで、アモルファスシリコンを結晶化
してなるポリシリコンを用いたＴＦＴにおいては、オン
電流およびカットオフ電流は共に下地が酸化シリコンの
場合よりも窒化シリコンの場合の方が低くなる。しかる
に、このアクティブマトリクスパネルでは、駆動回路部
用ポリシリコン膜３１の下地を酸化シリコン膜１２とし
ているので、駆動回路部用ＴＦＴのオン電流を下地が窒
化シリコン膜の場合と比較して十分に高くすることがで
き、一方、アクティブマトリクス部用ポリシリコン膜３
２の下地を窒化シリコン膜１３としているので、アクテ
ィブマトリクス部用ＴＦＴのカットオフ電流を下地が酸
化シリコン膜の場合と比較して十分に低くすることがで
きる。
してなるポリシリコンを用いたＴＦＴにおいては、オン
電流およびカットオフ電流は共に下地が酸化シリコンの
場合よりも窒化シリコンの場合の方が低くなる。しかる
に、このアクティブマトリクスパネルでは、駆動回路部
用ポリシリコン膜３１の下地を酸化シリコン膜１２とし
ているので、駆動回路部用ＴＦＴのオン電流を下地が窒
化シリコン膜の場合と比較して十分に高くすることがで
き、一方、アクティブマトリクス部用ポリシリコン膜３
２の下地を窒化シリコン膜１３としているので、アクテ
ィブマトリクス部用ＴＦＴのカットオフ電流を下地が酸
化シリコン膜の場合と比較して十分に低くすることがで
きる。
【００１４】ちなみに、透明基板の上面に酸化シリコン
膜を形成し、この酸化シリコン膜の上面にＴＦＴを形成
した下地酸化シリコンＴＦＴと、透明基板の上面に窒化
シリコン膜を形成し、この窒化シリコン膜の上面にＴＦ
Ｔを形成した下地窒化シリコンＴＦＴとをそれぞれ数十
個用意し、オン電流およびカットオフ電流を測定したと
ころ、次のような結果が得られた。なお、ＴＦＴのチャ
ネルの幅および長さをそれぞれ１００μｍ、１０μｍと
した。まず、オン電流については、ゲート電圧が２０Ｖ
でドレイン電圧が５Ｖのときのドレイン電流を測定した
ところ、下地酸化シリコンＴＦＴのオン電流の平均値が
１６６μＡであり、下地窒化シリコンＴＦＴのオン電流
の平均値が１１９μＡであった。したがって、駆動回路
部用ポリシリコン膜３１の下地を酸化シリコン膜１２と
すると、駆動回路部用ＴＦＴのオン電流を下地が窒化シ
リコン膜の場合と比較して十分に高くすることができる
。次に、カットオフ電流については、２種類の測定を行
った。第１のカットオフ電流については、ゲート電圧が
０Ｖでドレイン電圧が１０Ｖのときのドレイン電流を測
定したところ、下地酸化シリコンＴＦＴのオン電流の平
均値が４５９ｐＡであり、下地窒化シリコンＴＦＴのオ
ン電流の平均値が９３．１ｐＡであった。第２のカット
オフ電流については、ゲート電圧が０Ｖでドレイン電圧
が２０Ｖのときのドレイン電流を測定したところ、下地
酸化シリコンＴＦＴのオン電流の平均値が３０．８ｎＡ
であり、下地窒化シリコンＴＦＴのオン電流の平均値が
３．２４ｎＡであった。したがって、アクティブマトリ
クス部用ポリシリコン膜３２の下地を窒化シリコン膜１
３とすると、アクティブマトリクス部用ＴＦＴのカット
オフ電流を下地が酸化シリコン膜の場合と比較して十分
に低くすることができる。
膜を形成し、この酸化シリコン膜の上面にＴＦＴを形成
した下地酸化シリコンＴＦＴと、透明基板の上面に窒化
シリコン膜を形成し、この窒化シリコン膜の上面にＴＦ
Ｔを形成した下地窒化シリコンＴＦＴとをそれぞれ数十
個用意し、オン電流およびカットオフ電流を測定したと
ころ、次のような結果が得られた。なお、ＴＦＴのチャ
ネルの幅および長さをそれぞれ１００μｍ、１０μｍと
した。まず、オン電流については、ゲート電圧が２０Ｖ
でドレイン電圧が５Ｖのときのドレイン電流を測定した
ところ、下地酸化シリコンＴＦＴのオン電流の平均値が
１６６μＡであり、下地窒化シリコンＴＦＴのオン電流
の平均値が１１９μＡであった。したがって、駆動回路
部用ポリシリコン膜３１の下地を酸化シリコン膜１２と
すると、駆動回路部用ＴＦＴのオン電流を下地が窒化シ
リコン膜の場合と比較して十分に高くすることができる
。次に、カットオフ電流については、２種類の測定を行
った。第１のカットオフ電流については、ゲート電圧が
０Ｖでドレイン電圧が１０Ｖのときのドレイン電流を測
定したところ、下地酸化シリコンＴＦＴのオン電流の平
均値が４５９ｐＡであり、下地窒化シリコンＴＦＴのオ
ン電流の平均値が９３．１ｐＡであった。第２のカット
オフ電流については、ゲート電圧が０Ｖでドレイン電圧
が２０Ｖのときのドレイン電流を測定したところ、下地
酸化シリコンＴＦＴのオン電流の平均値が３０．８ｎＡ
であり、下地窒化シリコンＴＦＴのオン電流の平均値が
３．２４ｎＡであった。したがって、アクティブマトリ
クス部用ポリシリコン膜３２の下地を窒化シリコン膜１
３とすると、アクティブマトリクス部用ＴＦＴのカット
オフ電流を下地が酸化シリコン膜の場合と比較して十分
に低くすることができる。
【００１５】なお、上記実施例では、例えば図４に示す
ように、透明基板１１の上面に下地用酸化シリコン膜１
２を設け、この下地用酸化シリコン膜１２の上面の必要
な部分に下地用窒化シリコン膜１３を設け、そして下地
用酸化シリコン膜１２の上面に駆動回路部用ポリシリコ
ン膜３１を設けると共に、下地用窒化シリコン膜１３の
上面にアクティブマトリクス部用ポリシリコン膜３２を
設けているが、これに限定されるものではない。例えば
、図７に示すように、透明基板１１の上面に下地用窒化
シリコン膜１３を設け、この下地用窒化シリコン膜１３
の上面の必要な部分に下地用酸化シリコン膜１２を設け
、そして下地用酸化シリコン膜１２の上面に駆動回路部
用ポリシリコン膜３１を設けると共に、下地用窒化シリ
コン膜１３の上面にアクティブマトリクス部用ポリシリ
コン膜３２を設けるようにしてもよい。また、図示して
いないが、透明基板の上面の駆動回路部用ＴＦＴ形成領
域に下地用酸化シリコン膜を設けると共に、透明基板の
上面のアクティブマトリクス部用ＴＦＴ形成領域に下地
用窒化シリコン膜を設け、そして下地用酸化シリコン膜
の上面に駆動回路部用ポリシリコン膜を設けると共に、
下地用窒化シリコン膜の上面にアクティブマトリクス部
用ポリシリコン膜を設けるようにしてもよい。また、こ
の発明は液晶表示パネルに限らず、ＴＦＴメモリやイメ
ージセンサ等のマトリクスパネルに幅広く適用できるも
のである。
ように、透明基板１１の上面に下地用酸化シリコン膜１
２を設け、この下地用酸化シリコン膜１２の上面の必要
な部分に下地用窒化シリコン膜１３を設け、そして下地
用酸化シリコン膜１２の上面に駆動回路部用ポリシリコ
ン膜３１を設けると共に、下地用窒化シリコン膜１３の
上面にアクティブマトリクス部用ポリシリコン膜３２を
設けているが、これに限定されるものではない。例えば
、図７に示すように、透明基板１１の上面に下地用窒化
シリコン膜１３を設け、この下地用窒化シリコン膜１３
の上面の必要な部分に下地用酸化シリコン膜１２を設け
、そして下地用酸化シリコン膜１２の上面に駆動回路部
用ポリシリコン膜３１を設けると共に、下地用窒化シリ
コン膜１３の上面にアクティブマトリクス部用ポリシリ
コン膜３２を設けるようにしてもよい。また、図示して
いないが、透明基板の上面の駆動回路部用ＴＦＴ形成領
域に下地用酸化シリコン膜を設けると共に、透明基板の
上面のアクティブマトリクス部用ＴＦＴ形成領域に下地
用窒化シリコン膜を設け、そして下地用酸化シリコン膜
の上面に駆動回路部用ポリシリコン膜を設けると共に、
下地用窒化シリコン膜の上面にアクティブマトリクス部
用ポリシリコン膜を設けるようにしてもよい。また、こ
の発明は液晶表示パネルに限らず、ＴＦＴメモリやイメ
ージセンサ等のマトリクスパネルに幅広く適用できるも
のである。
【００１６】
【発明の効果】以上説明したように、この発明によれば
、アクティブマトリクス部用ＴＦＴの下地を窒化シリコ
ン膜としているので、アクティブマトリクス部用ＴＦＴ
のカットオフ電流を下地が酸化シリコン膜の場合と比較
して十分に低くすることができ、しかも駆動回路部用Ｔ
ＦＴの下地を酸化シリコン膜としているので、駆動回路
部用ＴＦＴのオン電流が低下しないようにすることがで
き、ひいては表示品質を向上させることができる。
、アクティブマトリクス部用ＴＦＴの下地を窒化シリコ
ン膜としているので、アクティブマトリクス部用ＴＦＴ
のカットオフ電流を下地が酸化シリコン膜の場合と比較
して十分に低くすることができ、しかも駆動回路部用Ｔ
ＦＴの下地を酸化シリコン膜としているので、駆動回路
部用ＴＦＴのオン電流が低下しないようにすることがで
き、ひいては表示品質を向上させることができる。
【図１】この発明の一実施例におけるアクティブマトリ
クスパネルの製造に際し、透明基板の上面に下地用酸化
シリコン膜および下地用窒化シリコン膜を形成した状態
の断面図。
クスパネルの製造に際し、透明基板の上面に下地用酸化
シリコン膜および下地用窒化シリコン膜を形成した状態
の断面図。
【図２】同アクティブマトリクスパネルの製造に際し、
不要な部分の下地用窒化シリコン膜を除去し、次いでア
モルファスシリコン膜を形成した後このアモルファスシ
リコン膜をレーザ照射によりポリシリコン膜化した状態
の断面図。
不要な部分の下地用窒化シリコン膜を除去し、次いでア
モルファスシリコン膜を形成した後このアモルファスシ
リコン膜をレーザ照射によりポリシリコン膜化した状態
の断面図。
【図３】同アクティブマトリクスパネルの製造に際し、
イオン注入マスク用のフォトレジスト膜を形成した後リ
ンイオン注入により不純物領域を形成した状態の断面図
。
イオン注入マスク用のフォトレジスト膜を形成した後リ
ンイオン注入により不純物領域を形成した状態の断面図
。
【図４】同アクティブマトリクスパネルの製造に際し、
不要な部分のポリシリコン膜を除去して駆動回路部用ポ
リシリコン膜とアクティブマトリクス部用ポリシリコン
膜を形成した状態の断面図。
不要な部分のポリシリコン膜を除去して駆動回路部用ポ
リシリコン膜とアクティブマトリクス部用ポリシリコン
膜を形成した状態の断面図。
【図５】同アクティブマトリクスパネルの製造に際し、
ゲート絶縁膜およびゲート電極を形成した状態の断面図
。
ゲート絶縁膜およびゲート電極を形成した状態の断面図
。
【図６】同アクティブマトリクスパネルの製造に際し、
層間絶縁膜、透明電極およびコンタクトホールを形成し
た後ソース・ドレイン電極を形成した状態の断面図。
層間絶縁膜、透明電極およびコンタクトホールを形成し
た後ソース・ドレイン電極を形成した状態の断面図。
【図７】この発明の他の実施例におけるアクティブマト
リクスパネルの図４同様の状態の断面図。
リクスパネルの図４同様の状態の断面図。
【図８】従来のアクティブマトリクスパネルの回路構成
の一例を示す図。
の一例を示す図。
１１ 透明基板
１２ 下地用酸化シリコン膜
１３ 下地用窒化シリコン膜
２１ 駆動回路部用ポリシリコン膜
Claims (3)
- 【請求項１】 基板上にアクティブマトリクス部と駆
動回路部とを設けたアクティブマトリクスパネルにおい
て、前記アクティブマトリクス部をＴＦＴで構成すると
共にその下地を窒化シリコン膜とし、且つ前記駆動回路
部をＴＦＴで構成すると共にその下地を酸化シリコン膜
としたことを特徴とするアクティブマトリクスパネル。 - 【請求項２】 前記窒化シリコン膜は前記酸化シリコ
ン膜上に形成されていることを特徴とする請求項１記載
のアクティブマトリクスパネル。 - 【請求項３】 前記酸化シリコン膜は前記窒化シリコ
ン膜上に形成されていることを特徴とする請求項１記載
のアクティブマトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518591A JP3005918B2 (ja) | 1991-06-11 | 1991-06-11 | アクティブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518591A JP3005918B2 (ja) | 1991-06-11 | 1991-06-11 | アクティブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04362616A true JPH04362616A (ja) | 1992-12-15 |
| JP3005918B2 JP3005918B2 (ja) | 2000-02-07 |
Family
ID=15807459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16518591A Expired - Lifetime JP3005918B2 (ja) | 1991-06-11 | 1991-06-11 | アクティブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005918B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1998013811A1 (fr) * | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Dispositif d'affichage |
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| US6479331B1 (en) * | 1993-06-30 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
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| JP2007148446A (ja) * | 1996-09-26 | 2007-06-14 | Seiko Epson Corp | 表示装置 |
| US7622335B2 (en) | 1992-12-04 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor device |
-
1991
- 1991-06-11 JP JP16518591A patent/JP3005918B2/ja not_active Expired - Lifetime
Cited By (22)
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| Publication number | Publication date |
|---|---|
| JP3005918B2 (ja) | 2000-02-07 |
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