JPH04361571A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH04361571A JPH04361571A JP3136881A JP13688191A JPH04361571A JP H04361571 A JPH04361571 A JP H04361571A JP 3136881 A JP3136881 A JP 3136881A JP 13688191 A JP13688191 A JP 13688191A JP H04361571 A JPH04361571 A JP H04361571A
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- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、縦形ＭＯＳＦＥＴ，
絶縁ゲート型バイポーラトランジスタ （以下ＩＧＢＴ
と記す） あるいはスマートパワーデバイスのように第
一導電型の第一領域の表面層内に選択的に第二導電型の
第二領域が形成され、第二領域の表面層内に選択的に第
一導電型の第三領域が形成され、第二領域の第一領域お
よび第三領域にはさまれた領域をチャネル形成領域とし
てその上にゲート絶縁膜を介してゲート電極が設けられ
るＭＯＳ型の半導体装置に関する。
絶縁ゲート型バイポーラトランジスタ （以下ＩＧＢＴ
と記す） あるいはスマートパワーデバイスのように第
一導電型の第一領域の表面層内に選択的に第二導電型の
第二領域が形成され、第二領域の表面層内に選択的に第
一導電型の第三領域が形成され、第二領域の第一領域お
よび第三領域にはさまれた領域をチャネル形成領域とし
てその上にゲート絶縁膜を介してゲート電極が設けられ
るＭＯＳ型の半導体装置に関する。
【０００２】
【従来の技術】電力用ＭＯＳＦＥＴやＩＧＢＴには、そ
れらが組み込まれている電力変換装置の異常時に装置や
素子の破損を防ぐ目的から、素子に流れている電流値を
監視する検出信号の外部出力が要求される場合がある。 図２はそのような要求に応ずるため、ソース・ドレイン
間に流れる過電流を検出する機能を備えたＩＧＢＴの等
価回路図である。一つの半導体素体２０内に複数の主単
位ＩＧＢＴ素子２１と検出単位ＩＧＢＴ素子２２が内蔵
され、両素子２１， ２２は共通ドレイン端子Ｄおよび
共通ゲート端子Ｇを有し、主単位素子２１にソース端子
Ｓが、検出素子２２には検出用ソース端子Ｓ’ が備え
られる。端子Ｓ， Ｓ’ 間には検出抵抗Ｒが接続され
ている。共通ドレイン端子Ｄに負荷２３および電源２４
を接続し、共通ゲート端子Ｇに電圧を印加すれば、主単
位素子２１および検出単位素子２２にそれぞれオン電流
ＩおよびＩ’が流れる。Ｉ’ はＩに比例するのでＩ’
と抵抗Ｒの積によって生ずる検出電圧Ｖよりオン電流
Ｉを知ることが可能である。
れらが組み込まれている電力変換装置の異常時に装置や
素子の破損を防ぐ目的から、素子に流れている電流値を
監視する検出信号の外部出力が要求される場合がある。 図２はそのような要求に応ずるため、ソース・ドレイン
間に流れる過電流を検出する機能を備えたＩＧＢＴの等
価回路図である。一つの半導体素体２０内に複数の主単
位ＩＧＢＴ素子２１と検出単位ＩＧＢＴ素子２２が内蔵
され、両素子２１， ２２は共通ドレイン端子Ｄおよび
共通ゲート端子Ｇを有し、主単位素子２１にソース端子
Ｓが、検出素子２２には検出用ソース端子Ｓ’ が備え
られる。端子Ｓ， Ｓ’ 間には検出抵抗Ｒが接続され
ている。共通ドレイン端子Ｄに負荷２３および電源２４
を接続し、共通ゲート端子Ｇに電圧を印加すれば、主単
位素子２１および検出単位素子２２にそれぞれオン電流
ＩおよびＩ’が流れる。Ｉ’ はＩに比例するのでＩ’
と抵抗Ｒの積によって生ずる検出電圧Ｖよりオン電流
Ｉを知ることが可能である。
【０００３】図３は、ＩＧＢＴの１枚のシリコン基板２
０内に形成された主単位素子２１と検出単位素子２２の
それぞれ一つのセル構造を示し、一方の側にｎ＋ バッ
ファ層２を介してｐ＋ ドレイン層３ （第六領域）
を備えたｎ− 層１ （第一領域） の他側の表面層内
に、主単位素子２１のセルはｐ− ベース層４ （第二
領域） 、その表面層内のｎ＋ ソース層５ （第三領
域） およびソース層５に一部重なるｐ＋ ウエル６を
、検出単位素子のセルはｐ− ベース層４１，その表面
層内のｎ＋ ソース層５１およびソース層５１に一部重
なるｐ＋ ウエル６１を有している。そしてｐ− ベー
ス層４のソース層５とｎ− 層１にはさまれた部分をチ
ャネル形成領域７， ｐ− ベース層４１のソース層５
１とｎ− 層１にはさまれた部分をチャネル形成領域７
１としてその上にゲート酸化膜８を介してゲート電極９
が設けられている。ゲート電極９と絶縁膜１０で絶縁さ
れた電極はソース端子Ｓに接続されたソース電極１１と
検出用ソース端子Ｓ’ に接続された面積の小さい検出
信号取出し用ソース電極１２とに分割されている。そし
て、絶縁膜１０の開口部でソース電極１１はｐ＋ ウエ
ル６およびｎ＋ ソース層５に共通に接触し、ソース電
極１２はｐ＋ ウエル６１およびｎ＋ ソース層５１に
共通に接触している。一方、ｐ＋ ドレイン層３にはド
レイン端子Ｄに接続されたドレイン電極１３が接触して
いる。
０内に形成された主単位素子２１と検出単位素子２２の
それぞれ一つのセル構造を示し、一方の側にｎ＋ バッ
ファ層２を介してｐ＋ ドレイン層３ （第六領域）
を備えたｎ− 層１ （第一領域） の他側の表面層内
に、主単位素子２１のセルはｐ− ベース層４ （第二
領域） 、その表面層内のｎ＋ ソース層５ （第三領
域） およびソース層５に一部重なるｐ＋ ウエル６を
、検出単位素子のセルはｐ− ベース層４１，その表面
層内のｎ＋ ソース層５１およびソース層５１に一部重
なるｐ＋ ウエル６１を有している。そしてｐ− ベー
ス層４のソース層５とｎ− 層１にはさまれた部分をチ
ャネル形成領域７， ｐ− ベース層４１のソース層５
１とｎ− 層１にはさまれた部分をチャネル形成領域７
１としてその上にゲート酸化膜８を介してゲート電極９
が設けられている。ゲート電極９と絶縁膜１０で絶縁さ
れた電極はソース端子Ｓに接続されたソース電極１１と
検出用ソース端子Ｓ’ に接続された面積の小さい検出
信号取出し用ソース電極１２とに分割されている。そし
て、絶縁膜１０の開口部でソース電極１１はｐ＋ ウエ
ル６およびｎ＋ ソース層５に共通に接触し、ソース電
極１２はｐ＋ ウエル６１およびｎ＋ ソース層５１に
共通に接触している。一方、ｐ＋ ドレイン層３にはド
レイン端子Ｄに接続されたドレイン電極１３が接触して
いる。
【０００４】このようなＩＧＢＴのゲート端子Ｇに正電
位を印加すると、ゲート電極７直下の領域７， ７１に
電子が誘起し、チャネル反転層が形成されるため、ｎ＋
ソース層５， ５１とｎ− 層１はチャネル反転層を
介して導通し、電子はｎ＋ バッファ層２を経てｐ＋
ドレイン層３に流れ込む。ｐ＋ ドレイン層３からｎ−
層１にはｎ＋ バッファ層２を介してその電子流入に
対応した正孔の注入がおこり、ｎ− 層１では伝導度変
調が生ずることにより、この領域での抵抗が低くなり、
低いオン抵抗でドレイン電極１３とソース電極１１およ
び検出信号取出し用ソース電極１２との間に電流が流れ
る。主単位素子２１のソース電極１１と検出単位素子２
２のソース電極１２とドレイン電極１３との間にはそれ
ぞれ主単位素子領域および検出単位素子領域に形成され
たセル構造の数に比例した電流が流れる。
位を印加すると、ゲート電極７直下の領域７， ７１に
電子が誘起し、チャネル反転層が形成されるため、ｎ＋
ソース層５， ５１とｎ− 層１はチャネル反転層を
介して導通し、電子はｎ＋ バッファ層２を経てｐ＋
ドレイン層３に流れ込む。ｐ＋ ドレイン層３からｎ−
層１にはｎ＋ バッファ層２を介してその電子流入に
対応した正孔の注入がおこり、ｎ− 層１では伝導度変
調が生ずることにより、この領域での抵抗が低くなり、
低いオン抵抗でドレイン電極１３とソース電極１１およ
び検出信号取出し用ソース電極１２との間に電流が流れ
る。主単位素子２１のソース電極１１と検出単位素子２
２のソース電極１２とドレイン電極１３との間にはそれ
ぞれ主単位素子領域および検出単位素子領域に形成され
たセル構造の数に比例した電流が流れる。
【０００５】
【発明が解決しようとする課題】センス信号を出力する
ために分割された検出信号取出し用ソース電極１２の表
面には、接続のために金属導線がボンディング技術によ
り着けられるが、そのためには０．５〜１ｍｍ２ の比
較的広い面積を必要とする。このようなソース電極１２
の下には主単位素子のソース電極１１が接触するセルは
形成できないため、その分ソース電極１１から出力され
る電流が少なくなり、ソース電極１２から出力される検
出電流の割合が多くなり、抵抗Ｒによる装置の電力損失
の増大につながる問題がある。
ために分割された検出信号取出し用ソース電極１２の表
面には、接続のために金属導線がボンディング技術によ
り着けられるが、そのためには０．５〜１ｍｍ２ の比
較的広い面積を必要とする。このようなソース電極１２
の下には主単位素子のソース電極１１が接触するセルは
形成できないため、その分ソース電極１１から出力され
る電流が少なくなり、ソース電極１２から出力される検
出電流の割合が多くなり、抵抗Ｒによる装置の電力損失
の増大につながる問題がある。
【０００６】別の問題として、このような半導体装置が
オン， オフする時には、ソース電極１１， １２とド
レイン電極１３との間に印加された電圧が変化し、ｐ−
ベース層４， ４１およびｐ＋ ウエル６， ６１と
ｎ− 層１との間に接合からｎ− 層１中に延びる空乏
層が消滅， 発生を繰り返す。このような空乏層は、検
出信号用ソース電極１２の下のセル構造のない領域にも
広がるため、オンまたはオフ時に空乏層が消滅， 発生
するために補償する電荷あるいは排出される電荷により
ソース電極１２に流れる電流はソース電極１１に流れる
電流に比例せず、図４に点線で示すようにオン状態での
検出信号電流Ｉ’ と主電流Ｉとの間の関係に直線性が
失われる過渡応答領域４０が生ずる。このような非直線
関係になると、検出信号電流Ｉ’ によって主電流Ｉを
監視することができなくなる。
オン， オフする時には、ソース電極１１， １２とド
レイン電極１３との間に印加された電圧が変化し、ｐ−
ベース層４， ４１およびｐ＋ ウエル６， ６１と
ｎ− 層１との間に接合からｎ− 層１中に延びる空乏
層が消滅， 発生を繰り返す。このような空乏層は、検
出信号用ソース電極１２の下のセル構造のない領域にも
広がるため、オンまたはオフ時に空乏層が消滅， 発生
するために補償する電荷あるいは排出される電荷により
ソース電極１２に流れる電流はソース電極１１に流れる
電流に比例せず、図４に点線で示すようにオン状態での
検出信号電流Ｉ’ と主電流Ｉとの間の関係に直線性が
失われる過渡応答領域４０が生ずる。このような非直線
関係になると、検出信号電流Ｉ’ によって主電流Ｉを
監視することができなくなる。
【０００７】本発明の目的は、上述の問題を解決し、検
出信号電流により生ずる電力損失が少なく、また検出信
号電流と主電流との間の直線的な比例関係が確保される
ＭＯＳ型半導体装置を提供することにある。
出信号電流により生ずる電力損失が少なく、また検出信
号電流と主電流との間の直線的な比例関係が確保される
ＭＯＳ型半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第一導電型の第一領域の表面層内に複数
の第二導電型の第二領域が選択的に形成され、その第二
領域のそれぞれの表面層内に選択的に第一導電型の第三
領域が形成され、第二領域の第一領域および第三領域に
はさまれた部分をチャネル形成領域としてその上にゲー
ト絶縁膜を介してゲート電極が設けられ、第二領域およ
び第三領域に共通にソース電極が接触し、そのソース電
極は主電極と検出信号取出し用電極とに分割され、検出
信号取出し用電極は抵抗を介して主電極と接続されるＭ
ＯＳ型半導体装置において、主ソース電極の接触する第
二領域と検出信号取り出し用ソース電極の接触する第二
領域の間の第一領域の表面層内に第二領域と離れて第二
導電型の第四領域が形成されてその第四領域に主ソース
電極が共通に接触するものとする。そして縦形ＭＯＳＦ
ＥＴのときには第一領域の反第二領域側に第一導電型で
高不純物濃度の第五領域が隣接してその第五領域にドレ
イン電極が接触し、ＩＧＢＴのときには第二導電型で高
不純物濃度の第六領域が隣接してその第六領域にドレイ
ン電極が接触する。
めに、本発明は第一導電型の第一領域の表面層内に複数
の第二導電型の第二領域が選択的に形成され、その第二
領域のそれぞれの表面層内に選択的に第一導電型の第三
領域が形成され、第二領域の第一領域および第三領域に
はさまれた部分をチャネル形成領域としてその上にゲー
ト絶縁膜を介してゲート電極が設けられ、第二領域およ
び第三領域に共通にソース電極が接触し、そのソース電
極は主電極と検出信号取出し用電極とに分割され、検出
信号取出し用電極は抵抗を介して主電極と接続されるＭ
ＯＳ型半導体装置において、主ソース電極の接触する第
二領域と検出信号取り出し用ソース電極の接触する第二
領域の間の第一領域の表面層内に第二領域と離れて第二
導電型の第四領域が形成されてその第四領域に主ソース
電極が共通に接触するものとする。そして縦形ＭＯＳＦ
ＥＴのときには第一領域の反第二領域側に第一導電型で
高不純物濃度の第五領域が隣接してその第五領域にドレ
イン電極が接触し、ＩＧＢＴのときには第二導電型で高
不純物濃度の第六領域が隣接してその第六領域にドレイ
ン電極が接触する。
【０００９】
【作用】第四領域は主ソース電極により第二領域と同電
位となり、第二領域と第一領域との間の接合から空乏層
が広がるときに同様に第四領域と第一領域との間の接合
から空乏層が広がり、オン， オフ時に空乏層が消滅，
発生するために流れる充電・放電電流は、第四領域か
らも主ソース電極に流れるため、検出信号取出し用ソー
ス電極に流れる充電， 放電電流は検出単位素子のセル
構造の第二領域に相当する部分のみとなって従来より著
しく減少し、その結果検出信号電流の過渡応答時の増大
はなくなり、例えば図４に実線で示すように主電流との
間の直線性が確保される。また、定常時のオン電流も半
導体基板の他面側のドレイン電極と主ソース電極との間
に第四領域を通じても流れるため、検出信号取出し用ソ
ース電極へ流れるオン電流が減少し、装置の電力損失が
低下する。
位となり、第二領域と第一領域との間の接合から空乏層
が広がるときに同様に第四領域と第一領域との間の接合
から空乏層が広がり、オン， オフ時に空乏層が消滅，
発生するために流れる充電・放電電流は、第四領域か
らも主ソース電極に流れるため、検出信号取出し用ソー
ス電極に流れる充電， 放電電流は検出単位素子のセル
構造の第二領域に相当する部分のみとなって従来より著
しく減少し、その結果検出信号電流の過渡応答時の増大
はなくなり、例えば図４に実線で示すように主電流との
間の直線性が確保される。また、定常時のオン電流も半
導体基板の他面側のドレイン電極と主ソース電極との間
に第四領域を通じても流れるため、検出信号取出し用ソ
ース電極へ流れるオン電流が減少し、装置の電力損失が
低下する。
【００１０】
【実施例】図１は本発明の一実施例のＩＧＢＴの図３と
同様の部分を示し、図３と共通の部分には同一の符号が
付されている。図３と異なるところはｎ− 層１内に形
成された主端子素子２１， ｐ− ベース層４と検出単
位素子２２のｐ− ベース層４１の中間にｐ＋ 領域
（第四領域）１４ がｐ＋ ウエル６と同時に形成され
ている点である。そしてソース電極１１がこの領域１４
に接触している。
同様の部分を示し、図３と共通の部分には同一の符号が
付されている。図３と異なるところはｎ− 層１内に形
成された主端子素子２１， ｐ− ベース層４と検出単
位素子２２のｐ− ベース層４１の中間にｐ＋ 領域
（第四領域）１４ がｐ＋ ウエル６と同時に形成され
ている点である。そしてソース電極１１がこの領域１４
に接触している。
【００１１】図５， 図６には、ｐ＋ 領域１４の平面
的な配置の例を斜線を引いて示している。図５の場合は
、方形のｐ− ベース層４１を４個有する検出単位素子
２２には点線で輪郭を示した方形の検出信号取出し用ソ
ース電極１２が接触している。主単位素子２１のｐ−
ベース層４はこの検出信号用ソース電極１２の接触する
部分の外側に全面に配置され、ソース電極１１が接触し
ているが、このソース電極１１は内縁においてｐ＋ 領
域１４にも接触している。図６の場合は、検出単位素子
２２のｐ− ベース層４１も図示しないが主端子素子の
ｐ− ベース層４も条状に形成され、検出信号用ソース
電極１２の下まで延び、ソース電極１１に接触するｐ＋
領域１４も条状である。
的な配置の例を斜線を引いて示している。図５の場合は
、方形のｐ− ベース層４１を４個有する検出単位素子
２２には点線で輪郭を示した方形の検出信号取出し用ソ
ース電極１２が接触している。主単位素子２１のｐ−
ベース層４はこの検出信号用ソース電極１２の接触する
部分の外側に全面に配置され、ソース電極１１が接触し
ているが、このソース電極１１は内縁においてｐ＋ 領
域１４にも接触している。図６の場合は、検出単位素子
２２のｐ− ベース層４１も図示しないが主端子素子の
ｐ− ベース層４も条状に形成され、検出信号用ソース
電極１２の下まで延び、ソース電極１１に接触するｐ＋
領域１４も条状である。
【００１２】本発明は、図１のＩＧＢＴに限らずｎ−
層１の下にｎ＋ ドレイン層 （第五領域） のみ存在
する縦形ＭＯＳＦＥＴにも同様に実施できる。
層１の下にｎ＋ ドレイン層 （第五領域） のみ存在
する縦形ＭＯＳＦＥＴにも同様に実施できる。
【００１３】
【発明の効果】本発明によれば、検出信号取出し用ソー
ス電極の下で主単位素子のセルと検出素子のセルの間に
ある高抵抗層の露出部の表面層内にベース層と同一導電
型の領域を形成し、主ソース電極に接触させることによ
り、この領域と高抵抗層の間の接合から延びる空乏層の
消滅， 発生の際に流れる充電， 放電電流は主ソース
電極に流れ、検出信号取出し用ソース電極に流れる空乏
層の充電， 放電電流は、検出素子のセルのベース層と
高抵抗層の間の接合から延びる空乏層の分だけになって
過渡的に流れる検出信号電流が減少し、オン時の検出信
号電流と主電流との間の直線的な比例関係が確保される
。また、定常的にも検出信号取出し用ソース電極に流れ
る電流が主電流に対して減少するため、電力損失の少な
いＭＯＳ型半導体装置が得られる。
ス電極の下で主単位素子のセルと検出素子のセルの間に
ある高抵抗層の露出部の表面層内にベース層と同一導電
型の領域を形成し、主ソース電極に接触させることによ
り、この領域と高抵抗層の間の接合から延びる空乏層の
消滅， 発生の際に流れる充電， 放電電流は主ソース
電極に流れ、検出信号取出し用ソース電極に流れる空乏
層の充電， 放電電流は、検出素子のセルのベース層と
高抵抗層の間の接合から延びる空乏層の分だけになって
過渡的に流れる検出信号電流が減少し、オン時の検出信
号電流と主電流との間の直線的な比例関係が確保される
。また、定常的にも検出信号取出し用ソース電極に流れ
る電流が主電流に対して減少するため、電力損失の少な
いＭＯＳ型半導体装置が得られる。
【図１】本発明の一実施例のＩＧＢＴの一部の断面図
【
図２】本発明の実施されるＩＧＢＴの等価回路図
図２】本発明の実施されるＩＧＢＴの等価回路図
【図３
】従来のＩＧＢＴの一部の断面図
】従来のＩＧＢＴの一部の断面図
【図４】従来例と本発
明の実施例のＩＧＢＴの検出信号電流と主電力との関係
線図
明の実施例のＩＧＢＴの検出信号電流と主電力との関係
線図
【図５】本発明の一実施例のＭＯＳ型半導体装置の基体
表面一部の平面図
表面一部の平面図
【図６】本発明の別の実施例のＭＯＳ型半導体装置の基
体表面の一部の平面図
体表面の一部の平面図
１ ｎ− 層 （第一領域）
２ ｎ＋ バッファ層
３ ｐ＋ ドレイン層 （第六領域）４
ｐ− ベース層 （第二領域）４１ ｐ− ベー
ス層 （第二領域）５ ｎ＋ ソース層 （第三
領域）５１ ｎ＋ ソース層 （第三領域）７
チャネル形成領域 ７１ チャネル形成領域 ８ ゲート酸化膜 ９ ゲート電極 １１ ソース電極 １２ 検出信号取出し用ソース電極１４
ｐ＋ 領域 （第四領域）２１ 主単位素子 ２２ 検出単位素子
ｐ− ベース層 （第二領域）４１ ｐ− ベー
ス層 （第二領域）５ ｎ＋ ソース層 （第三
領域）５１ ｎ＋ ソース層 （第三領域）７
チャネル形成領域 ７１ チャネル形成領域 ８ ゲート酸化膜 ９ ゲート電極 １１ ソース電極 １２ 検出信号取出し用ソース電極１４
ｐ＋ 領域 （第四領域）２１ 主単位素子 ２２ 検出単位素子
Claims (3)
- 【請求項１】第一導電型の第一領域の表面層内に複数の
第二導電型の第二領域が選択的に形成され、その第二領
域のそれぞれの表面層内に選択的に第一導電型の第三領
域が形成され、第二領域の第一領域および第三領域には
さまれた部分をチャネル形成領域としてその上にゲート
絶縁膜を介してゲート電極が設けられ、第二領域および
第三領域に共通にソース電極が接触し、そのソース電極
は主電極と検出信号取出し用電極とに分割され、検出信
号取出し用電極は抵抗を介して主電極と接続されるもの
において、主ソース電極の接触する第二領域と検出信号
取り出し用ソース電極の接触する第二領域の間の第一領
域の表面層内に第二領域と離れて第二導電型の第四領域
が形成されてその第四領域に主ソース電極が共通に接触
することを特徴とするＭＯＳ型半導体装置。 - 【請求項２】第一領域の反第二領域側に第一導電型で高
不純物濃度の第五領域が隣接してその第五領域にドレイ
ン電極が接触する請求項１記載のＭＯＳ型半導体装置。 - 【請求項３】第一領域の反第二領域側に第二導電型で高
不純物濃度の第六領域が隣接してその第六領域にドレイ
ン電極が接触する請求項１記載のＭＯＳ型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136881A JP2973588B2 (ja) | 1991-06-10 | 1991-06-10 | Ｍｏｓ型半導体装置 |
| GB9211769A GB2257297B (en) | 1991-06-10 | 1992-06-03 | MOS Semiconductor device |
| US07/895,742 US5341003A (en) | 1991-06-10 | 1992-06-09 | MOS semiconductor device having a main unit element and a sense unit element for monitoring the current in the main unit element |
| DE4219019A DE4219019B4 (de) | 1991-06-10 | 1992-06-10 | MOS-Halbleiterbauelement |
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