JPH04274368A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH04274368A JPH04274368A JP3034857A JP3485791A JPH04274368A JP H04274368 A JPH04274368 A JP H04274368A JP 3034857 A JP3034857 A JP 3034857A JP 3485791 A JP3485791 A JP 3485791A JP H04274368 A JPH04274368 A JP H04274368A
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- JP
- Japan
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- layer
- region
- conductivity type
- semiconductor substrate
- bipolar transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型バイポーラトランジス
タ （以下ＩＧＢＴと記す） およびその製造方法に関
する。
子として用いられる絶縁ゲート型バイポーラトランジス
タ （以下ＩＧＢＴと記す） およびその製造方法に関
する。
【０００２】
【従来の技術】近年、電力用スイッチング素子としてＩ
ＧＢＴが一般に使われ始めているが、これは、例えばｎ
チャネル縦型ＭＯＳＦＥＴのドレイン領域のドレイン電
極側にｐ＋ 層を付け加えた構成を有している。すなわ
ち、図２に一つのセルについて示すように、ｐ＋ シリ
コン基板１の一面上にエピタキシャル法を用いて低抵抗
のｎ＋ 層２を形成し、その表面上に高抵抗のｎ− 層
３を積層する。そして、このｎ−層３の表面部に選択的
にｐ＋ 層４を形成し、さらにこのｐ＋ 層４の表面部
に選択的にｎ＋ 層５を形成する。そしてｐ＋ 層４の
うちのｎ− 層３とｎ＋ 層５ではさまれた表面領域４
１をチャネル領域として、この上にゲート絶縁膜６を介
してゲート端子Ｇに接続されるゲート電極７を形成する
。そして、ｐ＋ 層４とｎ＋ 層５に共通に接触しソー
ス端子Ｓに接続されるソース電極８を絶縁膜１０を介し
て形成し、他方ｐ＋ 基板１の表面にドレイン端子Ｄに
接続されるドレイン電極９を配置する。
ＧＢＴが一般に使われ始めているが、これは、例えばｎ
チャネル縦型ＭＯＳＦＥＴのドレイン領域のドレイン電
極側にｐ＋ 層を付け加えた構成を有している。すなわ
ち、図２に一つのセルについて示すように、ｐ＋ シリ
コン基板１の一面上にエピタキシャル法を用いて低抵抗
のｎ＋ 層２を形成し、その表面上に高抵抗のｎ− 層
３を積層する。そして、このｎ−層３の表面部に選択的
にｐ＋ 層４を形成し、さらにこのｐ＋ 層４の表面部
に選択的にｎ＋ 層５を形成する。そしてｐ＋ 層４の
うちのｎ− 層３とｎ＋ 層５ではさまれた表面領域４
１をチャネル領域として、この上にゲート絶縁膜６を介
してゲート端子Ｇに接続されるゲート電極７を形成する
。そして、ｐ＋ 層４とｎ＋ 層５に共通に接触しソー
ス端子Ｓに接続されるソース電極８を絶縁膜１０を介し
て形成し、他方ｐ＋ 基板１の表面にドレイン端子Ｄに
接続されるドレイン電極９を配置する。
【０００３】この素子は、ソース端子Ｓを接地し、ゲー
ト端子Ｇとドレイン端子Ｄに正の電圧を与えると、ｎ＋
層２およびｎ− 層３， ｐ＋ 層４， ｎ＋ 層５
ならびにゲート電極７およびソース電極８等から構成さ
れるＭＯＳＦＥＴがオンし、前記チャネル４１を介して
ｎ− 層３に電子が流れ込む。ｐ＋ 基板１からｎ−
層３には、ｎ＋ 層２を介してその電子流入に対応した
正孔の注入がおこり、ｎ− 層３では伝導度変調が生ず
ることにより、この領域の抵抗が低くなり、低いオン抵
抗が導通する。
ト端子Ｇとドレイン端子Ｄに正の電圧を与えると、ｎ＋
層２およびｎ− 層３， ｐ＋ 層４， ｎ＋ 層５
ならびにゲート電極７およびソース電極８等から構成さ
れるＭＯＳＦＥＴがオンし、前記チャネル４１を介して
ｎ− 層３に電子が流れ込む。ｐ＋ 基板１からｎ−
層３には、ｎ＋ 層２を介してその電子流入に対応した
正孔の注入がおこり、ｎ− 層３では伝導度変調が生ず
ることにより、この領域の抵抗が低くなり、低いオン抵
抗が導通する。
【０００４】
【発明が解決しようとする課題】最近、ＩＧＢＴに対し
ては高い周波数での使用のためにターンオフ損失の低減
が要求されている。しかし、ライフタイムキラーの導入
などによりライフタイムが短くなるよう制御してターン
オン損失を低減しようとするとオン電圧が高くなるトレ
ード・オフ特性が存在する。このトレード・オフ特性は
ｎ− 層３の厚さに大きく依存する。図２に示したＩＧ
ＢＴは、ｎ＋ 層２を空乏層のストッパとなるのでバッ
ファ層として用いるものでパンチスルー型と呼ばれ、ｎ
− 層を薄くできるので上記のトレード・オフ特性を改
善できることから従来採用されていた。しかしながら、
このＩＧＢＴは主にエピタキシャルウエーハを使用しな
ければならないので高価となってしまう。これに対して
ＦＺ法を用いたシリコン単結晶から作成するウエーハの
ような安価なウエーハを用いる場合は、工程中の取扱い
の関係からウエーハ厚を一定以上薄くできず、どうして
もオン電圧−ターンオフ損失トレード・オフ特性を改善
することができなかった。
ては高い周波数での使用のためにターンオフ損失の低減
が要求されている。しかし、ライフタイムキラーの導入
などによりライフタイムが短くなるよう制御してターン
オン損失を低減しようとするとオン電圧が高くなるトレ
ード・オフ特性が存在する。このトレード・オフ特性は
ｎ− 層３の厚さに大きく依存する。図２に示したＩＧ
ＢＴは、ｎ＋ 層２を空乏層のストッパとなるのでバッ
ファ層として用いるものでパンチスルー型と呼ばれ、ｎ
− 層を薄くできるので上記のトレード・オフ特性を改
善できることから従来採用されていた。しかしながら、
このＩＧＢＴは主にエピタキシャルウエーハを使用しな
ければならないので高価となってしまう。これに対して
ＦＺ法を用いたシリコン単結晶から作成するウエーハの
ような安価なウエーハを用いる場合は、工程中の取扱い
の関係からウエーハ厚を一定以上薄くできず、どうして
もオン電圧−ターンオフ損失トレード・オフ特性を改善
することができなかった。
【０００５】本発明の目的は、ウエーハ厚の厚い、言い
換えれば図２の場合にｎ− 層３が厚い素子において、
低オン電圧と低ターンオフ損失の双方を実現することの
できるＩＧＢＴとその製造方法を提供することにある。
換えれば図２の場合にｎ− 層３が厚い素子において、
低オン電圧と低ターンオフ損失の双方を実現することの
できるＩＧＢＴとその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体素体が第一導電型の第一層、そ
の第一層の一面側の表面層内に選択的に形成された第二
導電型の第一領域、その第一領域の表面層内に選択的に
形成された第一導電型の第二領域および第一層の他面側
に形成された第二導電型の第二層を有し、その半導体素
体の第一層と第二領域とにはさまれた第一領域表面上に
絶縁膜を介してゲート電極が設けられ、第一領域表面お
よび第二領域表面に共通にソース電極が、第二層表面に
ドレイン電極がそれぞれ接触するＩＧＢＴにおいて、半
導体素体はライフタイム制御処理を施されず、第一層の
不純物濃度が４．０ ×１０１３／ｃｍ３ 以上である
ものとする。 そして、第一層と第二層の間に第一層より高不純物濃度
で第一導電型のバッファ層が介在してもよい。そして本
発明のＩＧＢＴの製造方法は、ほぼ均一に４．０ ×１
０１３／ｃｍ３ 以上の不純物濃度をもつ第一導電型の
半導体基板を用い、その半導体基板の一面上に絶縁膜を
介して形成した導電層をパターニングしてゲート電極を
形成する工程と、半導体基板の一面側からはそのゲート
電極をマスクとして用いて選択的に、他面側からは全面
に不純物を導入する工程と、その不純物の熱拡散により
半導体基板の一面の表面層内に選択的に第二導電型の第
一領域を、他面に第二導電型の第二層をそれぞれ形成す
る工程と、ゲート電極をマスクとして用いて第一領域の
表面から選択的に別の不純物を導入する工程と、その不
純物の熱拡散により第一領域の表面層内に選択的に第一
導電型の第二領域を形成する工程と、半導体基板の一面
の第一， 第二領域表面に共通に接触するソース電極と
他面の第二層に接触するドレイン電極を形成する工程と
を含み、半導体基板のライフタイムを制御する工程を含
まないものとする。
めに、本発明は、半導体素体が第一導電型の第一層、そ
の第一層の一面側の表面層内に選択的に形成された第二
導電型の第一領域、その第一領域の表面層内に選択的に
形成された第一導電型の第二領域および第一層の他面側
に形成された第二導電型の第二層を有し、その半導体素
体の第一層と第二領域とにはさまれた第一領域表面上に
絶縁膜を介してゲート電極が設けられ、第一領域表面お
よび第二領域表面に共通にソース電極が、第二層表面に
ドレイン電極がそれぞれ接触するＩＧＢＴにおいて、半
導体素体はライフタイム制御処理を施されず、第一層の
不純物濃度が４．０ ×１０１３／ｃｍ３ 以上である
ものとする。 そして、第一層と第二層の間に第一層より高不純物濃度
で第一導電型のバッファ層が介在してもよい。そして本
発明のＩＧＢＴの製造方法は、ほぼ均一に４．０ ×１
０１３／ｃｍ３ 以上の不純物濃度をもつ第一導電型の
半導体基板を用い、その半導体基板の一面上に絶縁膜を
介して形成した導電層をパターニングしてゲート電極を
形成する工程と、半導体基板の一面側からはそのゲート
電極をマスクとして用いて選択的に、他面側からは全面
に不純物を導入する工程と、その不純物の熱拡散により
半導体基板の一面の表面層内に選択的に第二導電型の第
一領域を、他面に第二導電型の第二層をそれぞれ形成す
る工程と、ゲート電極をマスクとして用いて第一領域の
表面から選択的に別の不純物を導入する工程と、その不
純物の熱拡散により第一領域の表面層内に選択的に第一
導電型の第二領域を形成する工程と、半導体基板の一面
の第一， 第二領域表面に共通に接触するソース電極と
他面の第二層に接触するドレイン電極を形成する工程と
を含み、半導体基板のライフタイムを制御する工程を含
まないものとする。
【０００７】
【作用】バイポーラトランジスタのベース領域として働
く第一層の不純物濃度を４．０ ×１０１３／ｃｍ３
以上にすると、例えばインバータ回路においてドレイン
電圧クランプ後、空乏層がほとんど広がることがないた
め、いわゆるテイル電流がほとんど流れない。そのため
、ライフタイム制御を行わなくてもターンオフ損失の低
減が可能である。そして、ライフタイム制御を行ってい
ないのでバッファ層を用いて第一層を薄くすることなく
オン電圧の低減が可能であり、かつ高温でのトレードオ
フ特性劣化を防げる。この結果、薄い第一層が必要でな
くなるため、エピタキシャルウエーハを使用しないで、
ほぼ均一に４．０ ×１０１３／ｃｍ３ 以上の不純物
濃度をもつ半導体基板を用いて製造することが可能にな
る。
く第一層の不純物濃度を４．０ ×１０１３／ｃｍ３
以上にすると、例えばインバータ回路においてドレイン
電圧クランプ後、空乏層がほとんど広がることがないた
め、いわゆるテイル電流がほとんど流れない。そのため
、ライフタイム制御を行わなくてもターンオフ損失の低
減が可能である。そして、ライフタイム制御を行ってい
ないのでバッファ層を用いて第一層を薄くすることなく
オン電圧の低減が可能であり、かつ高温でのトレードオ
フ特性劣化を防げる。この結果、薄い第一層が必要でな
くなるため、エピタキシャルウエーハを使用しないで、
ほぼ均一に４．０ ×１０１３／ｃｍ３ 以上の不純物
濃度をもつ半導体基板を用いて製造することが可能にな
る。
【０００８】
【実施例】図１は本発明の一実施例のＩＧＢＴを示し、
図２と共通の部分に同一符号が付されている。このＩＧ
ＢＴは次のような工程により製造した。
図２と共通の部分に同一符号が付されている。このＩＧ
ＢＴは次のような工程により製造した。
【０００９】まず、ＦＺ法で作成した単結晶から切り出
したｎ− シリコン基板の一面上に酸化膜を介して多結
晶シリコンを堆積したのち、フォトリソグラフィ法によ
り多結晶シリコンからなるゲート電極７およびゲート酸
化膜６を形成し、そのゲート電極７をマスクに用いてア
クセプタイオンの注入を行った。そして、基板の他面か
らもアクセプタイオンの注入を行い、熱拡散により同時
にｐ＋ 層１ （第二層） およびｐ＋ 層４ （第一
領域） を形成した。ｐ＋ 層が形成されないで残った
ｎ− 基板の部分がｎ− 層３ （第一層）となる。つ
づいて、ゲート電極７をマスクの一部に用いてドナーイ
オンの注入と熱拡散によりｎ＋ 層５ （第二領域）
を形成した。このあと、絶縁膜１０を介してソース電極
８をｐ＋ 層４およびｎ＋ 層５に接触させ、ｐ＋ 層
１にドレイン電極９を接触させることによりこのＩＧＢ
Ｔを完成した。ライフタイムキラーの導入は行わなかっ
た。図に示したのは一つのセルで幅２０μｍの大きさで
あり、このようなセルが８ｍｍ角の基板に多数形成され
る。ｎ− 層３の厚さは２２０ μｍ、ｐ＋ 層１のｘ
ｊ は２μｍ、表面不純物濃度は６．０ ×１０１５／
ｃｍ３である。この場合は、オン電圧はＩ＝５０Ａ／ｃ
ｍ２ で２．０ Ｖである。
したｎ− シリコン基板の一面上に酸化膜を介して多結
晶シリコンを堆積したのち、フォトリソグラフィ法によ
り多結晶シリコンからなるゲート電極７およびゲート酸
化膜６を形成し、そのゲート電極７をマスクに用いてア
クセプタイオンの注入を行った。そして、基板の他面か
らもアクセプタイオンの注入を行い、熱拡散により同時
にｐ＋ 層１ （第二層） およびｐ＋ 層４ （第一
領域） を形成した。ｐ＋ 層が形成されないで残った
ｎ− 基板の部分がｎ− 層３ （第一層）となる。つ
づいて、ゲート電極７をマスクの一部に用いてドナーイ
オンの注入と熱拡散によりｎ＋ 層５ （第二領域）
を形成した。このあと、絶縁膜１０を介してソース電極
８をｐ＋ 層４およびｎ＋ 層５に接触させ、ｐ＋ 層
１にドレイン電極９を接触させることによりこのＩＧＢ
Ｔを完成した。ライフタイムキラーの導入は行わなかっ
た。図に示したのは一つのセルで幅２０μｍの大きさで
あり、このようなセルが８ｍｍ角の基板に多数形成され
る。ｎ− 層３の厚さは２２０ μｍ、ｐ＋ 層１のｘ
ｊ は２μｍ、表面不純物濃度は６．０ ×１０１５／
ｃｍ３である。この場合は、オン電圧はＩ＝５０Ａ／ｃ
ｍ２ で２．０ Ｖである。
【００１０】図３はこのようにして製造されたＩＧＢＴ
のターンオフ損失Ｅｏｆｆ のｎ− 層３比抵抗依存性
を示す。ｎ− 層３の厚さを変えて素子のオン電圧がＩ
＝５０Ａ／ｃｍ２で３．０ Ｖ近傍になるものも製作し
、評価した。いずれの場合もＥｏｆｆ測定はクランプ電
圧６００ Ｖのインバータ回路で行った。
のターンオフ損失Ｅｏｆｆ のｎ− 層３比抵抗依存性
を示す。ｎ− 層３の厚さを変えて素子のオン電圧がＩ
＝５０Ａ／ｃｍ２で３．０ Ｖ近傍になるものも製作し
、評価した。いずれの場合もＥｏｆｆ測定はクランプ電
圧６００ Ｖのインバータ回路で行った。
【００１１】図３からわかるように、オン電圧が２．０
Ｖの素子および３．０ Ｖの素子において、ｎ− 層
３の不純物濃度が４．０ ×１０１３／ｃｍ３ 未満に
なると急激にＥｏｆｆ が増加する。
Ｖの素子および３．０ Ｖの素子において、ｎ− 層
３の不純物濃度が４．０ ×１０１３／ｃｍ３ 未満に
なると急激にＥｏｆｆ が増加する。
【００１２】次に、２×１０１４／ｃｍ３ の不純物濃
度をもつｎ− シリコン基板を用い、上記の工程による
ものと、それにライフタイムキラーを導入する工程を加
えたものとで、ｎ− 層３の厚さを変えてそれぞれオン
電圧が２．０ Ｖ，２．５Ｖ，３．０Ｖ近傍の素子を製
作して調べた室温と高温 （１２５ ℃） でのオン電
圧−Ｅｏｆｆ トレードオフ特性図を図４に示す。この
図から明らかなように、ライフタイムキラーを導入した
素子では高温ではライフタイムキラーの効果がなくなる
のでトレードオフ特性が劣化するのに対し、ライフタイ
ムキラーを導入しない素子では高温時でも特性劣化は見
られなかった。
度をもつｎ− シリコン基板を用い、上記の工程による
ものと、それにライフタイムキラーを導入する工程を加
えたものとで、ｎ− 層３の厚さを変えてそれぞれオン
電圧が２．０ Ｖ，２．５Ｖ，３．０Ｖ近傍の素子を製
作して調べた室温と高温 （１２５ ℃） でのオン電
圧−Ｅｏｆｆ トレードオフ特性図を図４に示す。この
図から明らかなように、ライフタイムキラーを導入した
素子では高温ではライフタイムキラーの効果がなくなる
のでトレードオフ特性が劣化するのに対し、ライフタイ
ムキラーを導入しない素子では高温時でも特性劣化は見
られなかった。
【００１３】なお、伝導度変調の制御のためにｐ＋ 層
１とｎ− 層３の間にｎ＋ バッファ層２を形成しても
よい。 また、以上のｎチャネルＩＧＢＴにおける実施例のほか
、各層の導電型を逆にしたｐチャネルＩＧＢＴにおいて
も本発明を実施することができる。
１とｎ− 層３の間にｎ＋ バッファ層２を形成しても
よい。 また、以上のｎチャネルＩＧＢＴにおける実施例のほか
、各層の導電型を逆にしたｐチャネルＩＧＢＴにおいて
も本発明を実施することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
ＩＧＢＴの低不純物濃度層の不純物濃度を４．０ ×１
０１３／ｃｍ３ 以上にすることにより、ライフタイム
制御をしないでターンオフ損失を低くすることができる
ようになり、パンチスルー型にしないで低不純物濃度層
が厚くても低いオン電圧が得られるので、ＦＺ法による
ウエーハのような安価な半導体基板を素材として低オン
電圧， 低オフ損失のＩＧＢＴを製造することが可能に
なった。
ＩＧＢＴの低不純物濃度層の不純物濃度を４．０ ×１
０１３／ｃｍ３ 以上にすることにより、ライフタイム
制御をしないでターンオフ損失を低くすることができる
ようになり、パンチスルー型にしないで低不純物濃度層
が厚くても低いオン電圧が得られるので、ＦＺ法による
ウエーハのような安価な半導体基板を素材として低オン
電圧， 低オフ損失のＩＧＢＴを製造することが可能に
なった。
【図１】本発明の一実施例のＩＧＢＴの断面図
【図２】
従来のパンチスルー型ＩＧＢＴの断面図
従来のパンチスルー型ＩＧＢＴの断面図
【図３】図１の
構造のＩＧＢＴにおけるオフ損失とｎ− 層不純物濃度
との関係線図
構造のＩＧＢＴにおけるオフ損失とｎ− 層不純物濃度
との関係線図
【図４】図１の構造のＩＧＢＴにおけるライフタイム制
御有無の場合の室温および高温でのオフ損失・オン電圧
トレードオフ特性図
御有無の場合の室温および高温でのオフ損失・オン電圧
トレードオフ特性図
１ ｐ＋ 層（第一層）
３ ｎ− 層（第一層）
４ ｐ＋ 層（第一領域）
５ ｎ＋ 層（第二領域）
６ ゲート酸化膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
Claims (3)
- 【請求項１】半導体素体が第一導電型の第一層、その第
一層の一面側の表面層内に選択的に形成された第二導電
型の第一領域、その第一領域の表面層内に選択的に形成
された第一導電型の第二領域および第一層の他面側に形
成された第二導電型の第二層を有し、その半導体素体の
第一層と第二領域にはさまれた第一領域表面上に絶縁膜
を介してゲート電極が設けられ、第一領域表面および第
二領域表面に共通にソース電極が、第二層表面にドレイ
ン電極がそれぞれ接触するものにおいて、半導体素体は
ライフタイム制御処理を施されず、第一層の不純物濃度
が４．０ ×１０１３／ｃｍ３ 以上であることを特徴
とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】請求項１記載のものにおいて、第一層と第
二層の間に第一層より高不純物濃度で第一導電型のバッ
ファ層が介在する絶縁ゲート型バイポーラトランジスタ
。 - 【請求項３】ほぼ均一に４．０ ×１０１３／ｃｍ３
以上の不純物濃度をもつ第一導電型の半導体基板を用い
、その半導体基板の一面上に絶縁膜を介して形成した導
電層をパターニングしてゲート電極を形成する工程と、
半導体基板の一面側からはそのゲート電極をマスクとし
て用いて選択的に、他面側から全面に不純物を導入する
工程と、その不純物の熱拡散により半導体基板の一面の
表面層内に選択的に第二導電型の第一領域を、他面に第
二導電型の第二層をそれぞれ形成する工程と、ゲート電
極をマスクとして用いて第一領域の表面から選択的に別
の不純物を導入する工程と、その不純物の熱拡散により
第一領域の表面層内に選択的に第一導電型の第二領域を
形成する工程と、半導体基板の一面の第一， 第二領域
表面に共通に接触するソース電極および他面の第二層に
接触するドレイン電極を形成する工程とを含み、半導体
基板のライフタイムを制御する工程を含まないことを特
徴とする絶縁ゲート型バイポーラトランジスタの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034857A JPH04274368A (ja) | 1991-03-01 | 1991-03-01 | 絶縁ゲート型バイポーラトランジスタ |
| EP19920102952 EP0501342A3 (en) | 1991-03-01 | 1992-02-21 | Insulated gate bipolar transistor and method of producing same |
| US08/151,055 US6072199A (en) | 1991-03-01 | 1993-11-12 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034857A JPH04274368A (ja) | 1991-03-01 | 1991-03-01 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274368A true JPH04274368A (ja) | 1992-09-30 |
Family
ID=12425849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034857A Pending JPH04274368A (ja) | 1991-03-01 | 1991-03-01 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072199A (ja) |
| EP (1) | EP0501342A3 (ja) |
| JP (1) | JPH04274368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559348A (en) * | 1994-11-11 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having insulated gate bipolar transistor |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216315B2 (ja) * | 1993-04-02 | 2001-10-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
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- 1992-02-21 EP EP19920102952 patent/EP0501342A3/en not_active Withdrawn
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|---|---|
| US6072199A (en) | 2000-06-06 |
| EP0501342A3 (en) | 1993-03-10 |
| EP0501342A2 (en) | 1992-09-02 |
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