JPH04170815A - ハイサイド・スイッチ回路及び半導体装置 - Google Patents
ハイサイド・スイッチ回路及び半導体装置Info
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- JPH04170815A JPH04170815A JP2297122A JP29712290A JPH04170815A JP H04170815 A JPH04170815 A JP H04170815A JP 2297122 A JP2297122 A JP 2297122A JP 29712290 A JP29712290 A JP 29712290A JP H04170815 A JPH04170815 A JP H04170815A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、パワーＭＯ８ＦＥＴを用いて誘導性負荷を
オン・オフ制御する、いわゆるハイサイド・スイッチ回
路及びこの回路が形成された半導体装置に関し、特にス
イッチ・オフ時におけるオフ時間を短縮する技術に関す
る。
オン・オフ制御する、いわゆるハイサイド・スイッチ回
路及びこの回路が形成された半導体装置に関し、特にス
イッチ・オフ時におけるオフ時間を短縮する技術に関す
る。
従来のパワーＭＯＳＦＥＴとしては１例えば第７図に示
すようなものがある。第７図は二重拡散法を用いて作ら
れた縦形パターＭＯ８ＦＥＴの断面図である。
すようなものがある。第７図は二重拡散法を用いて作ら
れた縦形パターＭＯ８ＦＥＴの断面図である。
第７図において、高濃度ｎ形Ｓｉ基板１上にＤ形エピタ
キシャル層２が堆積されている。エピタキシャル層２の
所定場所にはＰ形チャネル領域３が形成され、チャネル
領域３内には高濃度ｎ形ソース領域４が形成されている
。また、チャネル領域３の表面の所定場所上にゲート５
１０２膜５が形成され、ゲートＳｉｎ、膜５上にゲート
ポリＳｉ膜６がソース領域４と自己整合的に形成されて
いる。
キシャル層２が堆積されている。エピタキシャル層２の
所定場所にはＰ形チャネル領域３が形成され、チャネル
領域３内には高濃度ｎ形ソース領域４が形成されている
。また、チャネル領域３の表面の所定場所上にゲート５
１０２膜５が形成され、ゲートＳｉｎ、膜５上にゲート
ポリＳｉ膜６がソース領域４と自己整合的に形成されて
いる。
また、ソース領域４とチャネル領域３にまたがってソー
ス電極８が形成されている。ソース電極８とゲートポリ
Ｓｉ膜６とは層間絶縁用ＰＳＧ膜７によって分離されて
いる。また、Ｓｉ基板１の裏面にはドレイン電極が形成
されている（例えば、特開昭５９−９８５５８号公報に
記載）。
ス電極８が形成されている。ソース電極８とゲートポリ
Ｓｉ膜６とは層間絶縁用ＰＳＧ膜７によって分離されて
いる。また、Ｓｉ基板１の裏面にはドレイン電極が形成
されている（例えば、特開昭５９−９８５５８号公報に
記載）。
第７図に示した従来のパワーＭＯ８ＦＥＴを使って誘導
性負荷を駆動する回路としては例えば第８図に示すごと
き回路がある。
性負荷を駆動する回路としては例えば第８図に示すごと
き回路がある。
第８図の回路は、パワーＭＯ８ＦＥＴＩＩのドレインが
電源Ｖｏｏに接続され、ソースが誘導性負荷１２を介し
て接地された、いわゆるハイサイド・スイッチ回路とな
っている。
電源Ｖｏｏに接続され、ソースが誘導性負荷１２を介し
て接地された、いわゆるハイサイド・スイッチ回路とな
っている。
上記の回路においては、パワーＭＯＳＦＥＴ１１のゲー
ト端子に入力されるゲート入力信号に応じてパワーＭＯ
ＳＦＥＴＩＩがオン・オフし、誘導性負荷１２がスイッ
チングされる。
ト端子に入力されるゲート入力信号に応じてパワーＭＯ
ＳＦＥＴＩＩがオン・オフし、誘導性負荷１２がスイッ
チングされる。
この回路においては、パワーＭＯＳＦＥＴＩＩをターン
オフし、誘導性負荷１２をスイッチオフさせると、誘導
性負荷１２の両端に逆起電力Ｌ・ｄＩ／ｄｔが生じる。
オフし、誘導性負荷１２をスイッチオフさせると、誘導
性負荷１２の両端に逆起電力Ｌ・ｄＩ／ｄｔが生じる。
この逆起電力によってパワーＭＯＳＦＥＴＩＩのソース
端子（第８図のＡ点）の電位が接地電位よりも低くなり
、負に転じる。
端子（第８図のＡ点）の電位が接地電位よりも低くなり
、負に転じる。
その結果パワーＭＯＳＦＥＴＩＩのゲート電位がソース
電位よりも高くなり、パワーＭＯ８ＦＥＴ１１が再びタ
ーンオンしてしまう。このオン・オフ現象は、電流が回
路の内部抵抗によってほぼ零に近づくまで次第に減衰し
ながら続くので、パワーＭＯＳＦＥＴＩＩをオフ状態に
するには、電源ｖＤＤ、パ’７−Ｍ０５ＦＥＴ１１８よ
び誘導性負荷１２で形成されるループ回路の時定数で決
まる成る時間を必要としている。そのため自動車の油圧
バルブなどのように負荷の高速遮断性が要求される用途
に使用する場合には、遮断時の応答が遅くなるという欠
点があった。
電位よりも高くなり、パワーＭＯ８ＦＥＴ１１が再びタ
ーンオンしてしまう。このオン・オフ現象は、電流が回
路の内部抵抗によってほぼ零に近づくまで次第に減衰し
ながら続くので、パワーＭＯＳＦＥＴＩＩをオフ状態に
するには、電源ｖＤＤ、パ’７−Ｍ０５ＦＥＴ１１８よ
び誘導性負荷１２で形成されるループ回路の時定数で決
まる成る時間を必要としている。そのため自動車の油圧
バルブなどのように負荷の高速遮断性が要求される用途
に使用する場合には、遮断時の応答が遅くなるという欠
点があった。
さらに、誘導性負荷１２は、誘導によって近くに流れて
いる電流の影響を受けやすく、サージによって誘導性負
荷１２の両端に逆起電力が生じることがある。そして誘
導性負荷がオフ状態の時にサージによって逆起電力が生
じると、パワーＭ○５ＦＥＴＩＩのソース電位が接地電
位（＝ゲート電位）よりも低くなり、パワーＭＯ８ＦＥ
ＴＩＩがターンオンし、その結果、誘導性負荷１２が誤
動作する。という問題もある。
いる電流の影響を受けやすく、サージによって誘導性負
荷１２の両端に逆起電力が生じることがある。そして誘
導性負荷がオフ状態の時にサージによって逆起電力が生
じると、パワーＭ○５ＦＥＴＩＩのソース電位が接地電
位（＝ゲート電位）よりも低くなり、パワーＭＯ８ＦＥ
ＴＩＩがターンオンし、その結果、誘導性負荷１２が誤
動作する。という問題もある。
上記のごとき誘導性負荷１２の逆起電力による問題を解
消する方法としては、第９図に示すようなフライバック
・ダイオードを用いる回路がある。
消する方法としては、第９図に示すようなフライバック
・ダイオードを用いる回路がある。
第９図の回路は、第８図に示すハイサイド・スイッチ回
路において、フライバック・ダイオード１３を誘導性負
荷１２の両端に接続し、フライバック・ダイオード１３
の陽極を接地するように接続したものである。
路において、フライバック・ダイオード１３を誘導性負
荷１２の両端に接続し、フライバック・ダイオード１３
の陽極を接地するように接続したものである。
この回路において、通常動作時は、パワーＭ○５ＦＥＴ
ＩＩのソース電位が接地電位以上になっているため、フ
ライバック・ダイオード１３は逆バイアスされ、オフに
なっている。一方、誘導性負荷１２の両端に逆起電力が
生じた場合には、パワーＭＯ８ＦＥＴＩＩのソース電位
が接地電位より低くなり、フライバック・ダイオード１
３が順バイアスされる。その結果、電流が第９図のルー
プＢを流れ、パワーＭＯ８ＦＥＴＩＩのソース電位が接
地電位に固定されるので、パワーＭＯＳＦＥＴＩＩが再
びターンオンすることがなくなる。
ＩＩのソース電位が接地電位以上になっているため、フ
ライバック・ダイオード１３は逆バイアスされ、オフに
なっている。一方、誘導性負荷１２の両端に逆起電力が
生じた場合には、パワーＭＯ８ＦＥＴＩＩのソース電位
が接地電位より低くなり、フライバック・ダイオード１
３が順バイアスされる。その結果、電流が第９図のルー
プＢを流れ、パワーＭＯ８ＦＥＴＩＩのソース電位が接
地電位に固定されるので、パワーＭＯＳＦＥＴＩＩが再
びターンオンすることがなくなる。
しかし、第９図の回路においては、誘導性負荷１２を流
れる大電流がフライバック・ダイオード１３を流れるた
め、大電流容量のフライバック・ダイオードを必要とす
る。また、ループＢの等価インピーダンスＲは、フライ
バック・ダイオード１３が順バイアスされるために小さ
い。したがって電流がループＢをまわりながら減衰して
いく際の時定数で（τ＝Ｌ／Ｒ）が大きくなり、誘導性
負荷１２のスイッチオフ時間が長くなってしまう、とい
う問題がある。
れる大電流がフライバック・ダイオード１３を流れるた
め、大電流容量のフライバック・ダイオードを必要とす
る。また、ループＢの等価インピーダンスＲは、フライ
バック・ダイオード１３が順バイアスされるために小さ
い。したがって電流がループＢをまわりながら減衰して
いく際の時定数で（τ＝Ｌ／Ｒ）が大きくなり、誘導性
負荷１２のスイッチオフ時間が長くなってしまう、とい
う問題がある。
上記のように従来のハイサイド・スイッチ回路において
は、 ■スイッチオフ時の逆起電力によってパワーＭＯＳＦＥ
Ｔが再びターンオンするので、スイッチオフ時間が長く
なる。
は、 ■スイッチオフ時の逆起電力によってパワーＭＯＳＦＥ
Ｔが再びターンオンするので、スイッチオフ時間が長く
なる。
■サージによって誘導性負荷に逆起電力が生じるとパワ
ーＭＯ８ＦＥＴがターンオンし、その結果、誘導性負荷
が誤動作する。
ーＭＯ８ＦＥＴがターンオンし、その結果、誘導性負荷
が誤動作する。
■誘導性負荷と並列にフライバック・ダイオードを接続
した回路においては、大電流がフライバック・ダイオー
ド１３を流れるため、大電流容量のフライバック・ダイ
オードを必要とし、また、逆起電力による電流の流れる
ループの等価インピーダンスが小さいため、誘導性負荷
のスイッチオフ時間が長くなる。
した回路においては、大電流がフライバック・ダイオー
ド１３を流れるため、大電流容量のフライバック・ダイ
オードを必要とし、また、逆起電力による電流の流れる
ループの等価インピーダンスが小さいため、誘導性負荷
のスイッチオフ時間が長くなる。
等の問題があり、そのため自動車の油圧バルブなどのよ
うに負荷の高速遮断性が要求され、かつ確実な動作を要
求される用途に使用する装置としては不十分なものであ
った。
うに負荷の高速遮断性が要求され、かつ確実な動作を要
求される用途に使用する装置としては不十分なものであ
った。
本発明は上記のごとき従来技術の問題を解決するために
なされたものであり、遮断時の応答性がよく、かつサー
ジによって誤動作することのないハイサイド・スイッチ
回路および半導体装置を提供することを目的とする。
なされたものであり、遮断時の応答性がよく、かつサー
ジによって誤動作することのないハイサイド・スイッチ
回路および半導体装置を提供することを目的とする。
上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。
求の範囲に記載するように構成している。
すなわち、請求項（１）に記載の発明においては、パワ
ーＭＯＳＦＥＴのドレイン端子が電源に、ソース端子が
誘導性負荷に接続された。いわゆるハイサイド・スイッ
チ装置に、ソース端子の電位が接地電位より低いあいだ
ゲート入力端子とソース端子を短絡する手段を設けたも
のである。
ーＭＯＳＦＥＴのドレイン端子が電源に、ソース端子が
誘導性負荷に接続された。いわゆるハイサイド・スイッ
チ装置に、ソース端子の電位が接地電位より低いあいだ
ゲート入力端子とソース端子を短絡する手段を設けたも
のである。
上記の手段は１例えばパワーＭＯ８ＦＥＴのソースにソ
ースが、ゲートにドレインがそれぞれ接続され、ゲート
が接地されたＭＯＳＦＥＴ （詳細後述）、若しくは上
記と同等に接続されたバイポーラトランジスタ（詳細後
述）等で構成することが出来る。
ースが、ゲートにドレインがそれぞれ接続され、ゲート
が接地されたＭＯＳＦＥＴ （詳細後述）、若しくは上
記と同等に接続されたバイポーラトランジスタ（詳細後
述）等で構成することが出来る。
上記のように構成したことにより、請求項（１）に記載
の発明においては、誘導負荷に逆起電力が発生し、それ
によってパワーＭＯＳＦＥＴのソース端子が接地電位よ
り低くなるとゲート・ソース間を短絡するので、ソース
端子の電位が低下してもパワーＭＯ８ＦＥＴがターンオ
ンすることがなくなる。そのためスイッチオフ時間が短
縮され、高速動作が可能となる。
の発明においては、誘導負荷に逆起電力が発生し、それ
によってパワーＭＯＳＦＥＴのソース端子が接地電位よ
り低くなるとゲート・ソース間を短絡するので、ソース
端子の電位が低下してもパワーＭＯ８ＦＥＴがターンオ
ンすることがなくなる。そのためスイッチオフ時間が短
縮され、高速動作が可能となる。
また、サージによって誘導負荷に逆起電力が発生した場
合にも上記と同様に動作するので、サージによって誤動
作する畏れも無くなる。
合にも上記と同様に動作するので、サージによって誤動
作する畏れも無くなる。
また、上記の手段には大電流が流れないので、例えば薄
膜トランジスタのような小電力のトランジスタで構成す
ることが出来、したがってパワーＭＯＳＦＥＴと同一基
板上に容易に集積化することが出来る。
膜トランジスタのような小電力のトランジスタで構成す
ることが出来、したがってパワーＭＯＳＦＥＴと同一基
板上に容易に集積化することが出来る。
また、請求項（２）に記載の発明においては、パワーＭ
ＯＳＦＥＴが配設された半導体装置の基板に対し、絶縁
膜を介して、ソース電極の電位が接地電位より低いあい
だゲート電極とソース電極とを短絡する手段を形成した
ものである。
ＯＳＦＥＴが配設された半導体装置の基板に対し、絶縁
膜を介して、ソース電極の電位が接地電位より低いあい
だゲート電極とソース電極とを短絡する手段を形成した
ものである。
上記のように構成したことにより、請求項（２）に記載
の発明においては、前記請求項（１）に記載した発明の
作用を効果的に奏する半導体装置を実現し、提供するこ
とが出来る。
の発明においては、前記請求項（１）に記載した発明の
作用を効果的に奏する半導体装置を実現し、提供するこ
とが出来る。
以下、本発明を図面に基づいて説明するが、まず請求項
（１）に記載した本発明の原理的な回路について第２図
を用いて説明する。
（１）に記載した本発明の原理的な回路について第２図
を用いて説明する。
第２図の回路は、前記第８図に示したハイサイド・スイ
ッチ回路に、請求項（１）における短絡手段として、ソ
ース電位検出用のコンパレータ１８とゲート・ソース短
絡用のＭＯＳＦＥＴ１４とを付加したものである。なお
、パワーＭＯＳＦＥＴ１ｌのソース端子にコンパレータ
１８の入力端子が接続され、パワーＭＯ８ＦＥＴ１１の
ゲートには抵抗１６を介してＭＯ８ＦＥＴ１４のドレイ
ン端子が接続され、パワーＭＯＳＦＥＴＩＩのソース端
子にはＭＯＳＦＥＴ１４のソース端子が接続されている
。また、ＭＯ３ＦＥＴ１４のゲート端子にはコンパレー
タ１８の出力が接続されている。
ッチ回路に、請求項（１）における短絡手段として、ソ
ース電位検出用のコンパレータ１８とゲート・ソース短
絡用のＭＯＳＦＥＴ１４とを付加したものである。なお
、パワーＭＯＳＦＥＴ１ｌのソース端子にコンパレータ
１８の入力端子が接続され、パワーＭＯ８ＦＥＴ１１の
ゲートには抵抗１６を介してＭＯ８ＦＥＴ１４のドレイ
ン端子が接続され、パワーＭＯＳＦＥＴＩＩのソース端
子にはＭＯＳＦＥＴ１４のソース端子が接続されている
。また、ＭＯ３ＦＥＴ１４のゲート端子にはコンパレー
タ１８の出力が接続されている。
次に作用を説明する。
何らかの原因、例えばパワーＭＯ８ＦＥＴＩＩのターン
オフや外部からのサージ等によって誘導性負荷１２に逆
起電力が生じ、それによってパワーＭＯ３ＦＥＴＩＩの
ソース電位が接地電位より低くなった場合には、コンパ
レータ１８の出力がハイ状態になり、ＭＯＳＦＥＴ１４
がターンオンする。そのためパワーＭＯ８ＦＥＴＩＩの
ゲート・ソース間が短絡され、ＭＯＳＦＥＴＩ １はオ
フ状態を保持する。したがって逆起電力が生じてもＭＯ
ＳＦＥＴＩ １をオフ状態に保持することが出来、誘導
性負荷１２のスイッチオフ時間を短くすることが出来る
。
オフや外部からのサージ等によって誘導性負荷１２に逆
起電力が生じ、それによってパワーＭＯ３ＦＥＴＩＩの
ソース電位が接地電位より低くなった場合には、コンパ
レータ１８の出力がハイ状態になり、ＭＯＳＦＥＴ１４
がターンオンする。そのためパワーＭＯ８ＦＥＴＩＩの
ゲート・ソース間が短絡され、ＭＯＳＦＥＴＩ １はオ
フ状態を保持する。したがって逆起電力が生じてもＭＯ
ＳＦＥＴＩ １をオフ状態に保持することが出来、誘導
性負荷１２のスイッチオフ時間を短くすることが出来る
。
また、逆起電力がなくなればＭＯＳＦＥＴＩ４はターン
オフする。したがってＭＯＳＦＥＴ１４をターンオンさ
せる時には、すぐにそのゲート容量を充電することが出
来るので、ターンオン時間が長くなることはない。さら
に、サージによる誤動作も防止することが出来る。
オフする。したがってＭＯＳＦＥＴ１４をターンオンさ
せる時には、すぐにそのゲート容量を充電することが出
来るので、ターンオン時間が長くなることはない。さら
に、サージによる誤動作も防止することが出来る。
なお、第２図に示す回路においては、電源■ＤＤ、パワ
ーＭＯ３ＦＥＴ１１および誘導性負荷１２で形成される
ループ回路以外に、コンノくレータ１８とＭＯＳＦＥＴ
Ｉ４を経由するループ回路も出来る。したがってスイッ
チオフ時間を短縮するためには、後者のループ回路のイ
ンピーダンスを高くする必要がある。第２図の抵抗１６
はその目的のために挿入したものである。その他の方法
としては、パワーＭＯ８ＦＥＴＩＩのゲート端子Ｇにゲ
ート入力信号を与える制御回路（図示省略）の接地端子
と接地間にダイオードを挿入する方法もある。
ーＭＯ３ＦＥＴ１１および誘導性負荷１２で形成される
ループ回路以外に、コンノくレータ１８とＭＯＳＦＥＴ
Ｉ４を経由するループ回路も出来る。したがってスイッ
チオフ時間を短縮するためには、後者のループ回路のイ
ンピーダンスを高くする必要がある。第２図の抵抗１６
はその目的のために挿入したものである。その他の方法
としては、パワーＭＯ８ＦＥＴＩＩのゲート端子Ｇにゲ
ート入力信号を与える制御回路（図示省略）の接地端子
と接地間にダイオードを挿入する方法もある。
次に、第１図は、請求項（１）に係る発明の一実施例の
回路図である。
回路図である。
この実施例は、前記第２図に示した原理的回路図におけ
る短絡手段（請求項１の短絡手段）としてのゲート・ソ
ース短絡用のＭＯＳＦＥＴＩ４とソース電位検出用のコ
ンパレータ１８の機能を１つのＭＯＳＦＥＴＩ９によっ
て実現したものであり、後記第３図に示すごとく、パワ
ーＭＯＳＦＥＴと一つの基板上に集積化して形成可能な
ものである。
る短絡手段（請求項１の短絡手段）としてのゲート・ソ
ース短絡用のＭＯＳＦＥＴＩ４とソース電位検出用のコ
ンパレータ１８の機能を１つのＭＯＳＦＥＴＩ９によっ
て実現したものであり、後記第３図に示すごとく、パワ
ーＭＯＳＦＥＴと一つの基板上に集積化して形成可能な
ものである。
第１図において、ハイサイド・スイッチ回路のパワーＭ
Ｏ３ＦＥＴＩＩのゲート・ソース間にソース電位検出兼
ゲート・ソース短絡用のＭＯＳＦＥＴＩ９が接続されて
いる。そしてＭＯＳＦＥＴＩ９の制御端子であるゲート
端子は接地されている。すなわち、ＭＯＳＦＥＴＩ９の
制御端子は接地電位に固定されている。
Ｏ３ＦＥＴＩＩのゲート・ソース間にソース電位検出兼
ゲート・ソース短絡用のＭＯＳＦＥＴＩ９が接続されて
いる。そしてＭＯＳＦＥＴＩ９の制御端子であるゲート
端子は接地されている。すなわち、ＭＯＳＦＥＴＩ９の
制御端子は接地電位に固定されている。
次に動作を説明する。パワーＭＯ３ＦＥＴＩＩのソース
端子とＭＯＳＦＥＴＩ９のソース端子とが接続されてい
るため、逆起電力によってパワーＭＯ８ＦＥＴＩＩのソ
ース電位が接地電位より低くなると、ＭＯＳＦＥＴＩ９
のソース電位も接地電位より低くなる。ところがＭＯＳ
ＦＥＴＩ９のゲート電位が接地電位に固定されているた
め、ソース電位が接地電位より低くなるとＭＯＳＦＥＴ
Ｉ９がターンオンし、パワーＭＯ８ＦＥＴＩＩのゲート
・ソース間を短絡する。
端子とＭＯＳＦＥＴＩ９のソース端子とが接続されてい
るため、逆起電力によってパワーＭＯ８ＦＥＴＩＩのソ
ース電位が接地電位より低くなると、ＭＯＳＦＥＴＩ９
のソース電位も接地電位より低くなる。ところがＭＯＳ
ＦＥＴＩ９のゲート電位が接地電位に固定されているた
め、ソース電位が接地電位より低くなるとＭＯＳＦＥＴ
Ｉ９がターンオンし、パワーＭＯ８ＦＥＴＩＩのゲート
・ソース間を短絡する。
上記のように、ＭＯＳＦＥＴ１９の制御電位（ゲート電
位）を接地電位に固定することにより、ＭＯＳＦＥＴＩ
９はパワーＭＯＳＦＥＴＩＩのソース電位を検出する機
能とパワーＭＯ８ＦＥＴ１１のゲート・ソース間を短絡
する機能との両方を有するようになる。その結果、第２
図に示した原理的回路よりも構成要素を削減することが
出来、回路が簡単になる。
位）を接地電位に固定することにより、ＭＯＳＦＥＴＩ
９はパワーＭＯＳＦＥＴＩＩのソース電位を検出する機
能とパワーＭＯ８ＦＥＴ１１のゲート・ソース間を短絡
する機能との両方を有するようになる。その結果、第２
図に示した原理的回路よりも構成要素を削減することが
出来、回路が簡単になる。
第１図に示す回路のＭＯＳＦＥＴＩ９は、パワーＭＯＳ
ＦＥＴＩＩのゲート容量に蓄積されている電荷をソース
へ逃すために用いられている。したがってオン電流を大
きくする必要がなく１Ｍ０８ＦＥＴ１９のオン時とオフ
時に流れる電流の比さえ成る程度とれていればよい。そ
のためＭＯＳＦＥＴＩ９としては、ポリＳｉ薄膜トラン
ジスタ（ＴＰＴ）を用いることが出来る。
ＦＥＴＩＩのゲート容量に蓄積されている電荷をソース
へ逃すために用いられている。したがってオン電流を大
きくする必要がなく１Ｍ０８ＦＥＴ１９のオン時とオフ
時に流れる電流の比さえ成る程度とれていればよい。そ
のためＭＯＳＦＥＴＩ９としては、ポリＳｉ薄膜トラン
ジスタ（ＴＰＴ）を用いることが出来る。
次に、第３図は、請求項（２）に係る発明の一実施例図
であり、前記第１図に示したＭＯＳＦＥＴ１９（ＩＩ請
求項における短絡手段に相当）としてポリＳｉ薄膜トラ
ンジスタを用い、パワーＭ○５ＦＥＴＩＩと同一基板上
に形成した半導体装置の断面図である。
であり、前記第１図に示したＭＯＳＦＥＴ１９（ＩＩ請
求項における短絡手段に相当）としてポリＳｉ薄膜トラ
ンジスタを用い、パワーＭ○５ＦＥＴＩＩと同一基板上
に形成した半導体装置の断面図である。
第３図において、図の右半分における１〜８の部分は、
前記第７図と同様のパワーＭＯＳＦＥＴである。すなわ
ち、１は高濃度ｎ形Ｓｉ基板、２はｎ形エピタキシャル
層、３はＰ形チャネル領域、４は高濃度ｎ形ソース領域
、５はゲートＳｉＯ２膜、６はゲートポリＳＬ膜、７は
層間絶縁用ＰＳＧ膜、８はソース電極であり、Ｓｉ基板
１の裏面にはドレイン電極が形成されている。
前記第７図と同様のパワーＭＯＳＦＥＴである。すなわ
ち、１は高濃度ｎ形Ｓｉ基板、２はｎ形エピタキシャル
層、３はＰ形チャネル領域、４は高濃度ｎ形ソース領域
、５はゲートＳｉＯ２膜、６はゲートポリＳＬ膜、７は
層間絶縁用ＰＳＧ膜、８はソース電極であり、Ｓｉ基板
１の裏面にはドレイン電極が形成されている。
一方、上記のパワーＭＯ８ＦＥＴが形成されている領域
以外の部分（図の左半分）にはフィールド酸化膜２０を
介してＴＰＴが形成されている。
以外の部分（図の左半分）にはフィールド酸化膜２０を
介してＴＰＴが形成されている。
このＴＰＴはドレイン領域２１、ソース領域２２゜チャ
ネル領域２３、およびゲート５ｉｎ２膜を介して形成さ
れているゲート２４によって構成されている。また、Ｔ
ＰＴのソースはパワーＭＯＳＦＥＴのソースに、ゲート
は接地端子に、ドレインは抵抗１６を介してまたは直接
にパワーＭＯ８ＦＥＴのゲートに接続されている。
ネル領域２３、およびゲート５ｉｎ２膜を介して形成さ
れているゲート２４によって構成されている。また、Ｔ
ＰＴのソースはパワーＭＯＳＦＥＴのソースに、ゲート
は接地端子に、ドレインは抵抗１６を介してまたは直接
にパワーＭＯ８ＦＥＴのゲートに接続されている。
前記のように、第１図に示した回路においては、ＭＯＳ
ＦＥＴ１９のオン電流を大きくとる必要がないので、Ｍ
ＯＳＦＥＴ１９として第３図に示すごときＴＰＴを用い
ることが出来、それによって容易に集積化することが可
能となる。また、第３図のＴＰＴは５１０２のフィール
ド酸化膜２０によって基板１から完全に絶縁されている
ため、寄生素子が出来に＜＜、ラッチアップを起こさな
い。
ＦＥＴ１９のオン電流を大きくとる必要がないので、Ｍ
ＯＳＦＥＴ１９として第３図に示すごときＴＰＴを用い
ることが出来、それによって容易に集積化することが可
能となる。また、第３図のＴＰＴは５１０２のフィール
ド酸化膜２０によって基板１から完全に絶縁されている
ため、寄生素子が出来に＜＜、ラッチアップを起こさな
い。
次に、第４図および第５図は請求項（１）に記載された
発明の他の実施例の回路図である。
発明の他の実施例の回路図である。
第４図および第５図の実施例は、基本的には前記第１図
の回路と同じであるが、前記ＭＯＳＦＥＴ１９の代わり
にｎｐｎ形バイポーラ・トランジスタ２５を用いた点が
異なっている。このようにバイポーラ・トランジスタを
用いることによって閾値電圧の設計が容易になり、回路
設計を容易にすることが出来る。例えば、第４図および
第５図の回路においては、パワーＭＯ３ＦＥＴＩＩのソ
ース電位が−０，６ｖ以下になるとバイポーラ・トラン
ジスタ２５がターンオンする。
の回路と同じであるが、前記ＭＯＳＦＥＴ１９の代わり
にｎｐｎ形バイポーラ・トランジスタ２５を用いた点が
異なっている。このようにバイポーラ・トランジスタを
用いることによって閾値電圧の設計が容易になり、回路
設計を容易にすることが出来る。例えば、第４図および
第５図の回路においては、パワーＭＯ３ＦＥＴＩＩのソ
ース電位が−０，６ｖ以下になるとバイポーラ・トラン
ジスタ２５がターンオンする。
ただし、バイポーラ・トランジスタを用いた場合には、
バイポーラ・トランジスタ２５のエミッタ・ベース間接
合ダイオードと誘導性負荷１２とによってフライバック
・ループが出来る。このループのインピーダンスをあげ
るために第４図では抵抗２６をベース・接地間に挿入し
、また第５図ではコンデンサ２７をベース・接地間に挿
入している。このように接続した場合には、パワーＭＯ
ＳＦＥＴＩＩの急激な変化のみにバイポーラ・トランジ
スタ２５が追従する。
バイポーラ・トランジスタ２５のエミッタ・ベース間接
合ダイオードと誘導性負荷１２とによってフライバック
・ループが出来る。このループのインピーダンスをあげ
るために第４図では抵抗２６をベース・接地間に挿入し
、また第５図ではコンデンサ２７をベース・接地間に挿
入している。このように接続した場合には、パワーＭＯ
ＳＦＥＴＩＩの急激な変化のみにバイポーラ・トランジ
スタ２５が追従する。
また、第４図および第５図の回路に使用するバイポーラ
・トランジスタ２５としては、従来のバイポーラ・トラ
ンジスタを使う他の回路とは異なり、電流増幅率ｈｒＥ
が１より大きい必要がなく、かつエミッタ・ベース間耐
圧を必要としている。
・トランジスタ２５としては、従来のバイポーラ・トラ
ンジスタを使う他の回路とは異なり、電流増幅率ｈｒＥ
が１より大きい必要がなく、かつエミッタ・ベース間耐
圧を必要としている。
そのため、バイポーラ・トランジスタ２５としては、例
えば通常のｎｐｎ形バイポーラ・トランジスタのコレク
タをエミッタとし、エミッタをコレクタとして用いる方
法が考えられる。
えば通常のｎｐｎ形バイポーラ・トランジスタのコレク
タをエミッタとし、エミッタをコレクタとして用いる方
法が考えられる。
また、ポリＳｉ膜上に形成されたバイポーラ・トランジ
スタを用いる方法も考えられる。このようなポリＳｉバ
イポーラ・トランジスタとしては、例えば特開昭６３−
３１２６７４号、特開平２−４６７３５号などに記載さ
れているものがある。
スタを用いる方法も考えられる。このようなポリＳｉバ
イポーラ・トランジスタとしては、例えば特開昭６３−
３１２６７４号、特開平２−４６７３５号などに記載さ
れているものがある。
第６図は、上記のごときポリＳ１バイポーラ・トランジ
スタが用いられた半導体装置であり、請求項（２）に係
る発明の他の実施例の断面図を示す。
スタが用いられた半導体装置であり、請求項（２）に係
る発明の他の実施例の断面図を示す。
第６図において、図の右半分における１〜８の部分は、
前記第３図と同様のパワーＭＯ３ＦＥＴである。そして
パワーＭＯＳＦＥＴが形成されている領域以外の部分に
は、フィールド酸化膜２゜を介して請求項（２）におけ
る短絡手段としての横形バイポーラ・トランジスタが形
成されている。
前記第３図と同様のパワーＭＯ３ＦＥＴである。そして
パワーＭＯＳＦＥＴが形成されている領域以外の部分に
は、フィールド酸化膜２゜を介して請求項（２）におけ
る短絡手段としての横形バイポーラ・トランジスタが形
成されている。
この横型バイポーラ・トランジスタは、ベース領域２８
、エミッタ領域２９、コレクタ領域３０から構成されて
いる。なお、３１は二重拡散用マスクである。そしてベ
ース領域２８とエミッタ領域２９は二重拡散法によって
自己整合的に形成され、分離されている。
、エミッタ領域２９、コレクタ領域３０から構成されて
いる。なお、３１は二重拡散用マスクである。そしてベ
ース領域２８とエミッタ領域２９は二重拡散法によって
自己整合的に形成され、分離されている。
以上説明してきたように、請求項（１）に係る発明によ
れば、ハイサイド・スイッチ回路のパワーＭＯＳＦＥＴ
のソース電位が接地電位より低いあいだパワーＭＯＳＦ
ＥＴのゲートとソース間を短絡するように構成したこと
により、逆起電力によるターンオン現象を解消してパワ
ーＭＯＳＦＥＴのスイッチオフ時間を短縮することが出
来、またフライバック・ループのインピーダンスも大き
くすることが出来る。また、パワーＭＯＳＦＥＴをター
ンオンする際のゲート容量は直ちに充電されるので、タ
ーンオン時間も短縮することが出来る。また、サージに
よるパワーＭＯ３ＦＥＴの誤動作も防止することが出来
る。さらに、短絡手段に大電流が流れない構成のため、
短絡手段としてＴＰＴやポリＳｉバイポーラ・トランジ
スタ等を用いることが出来るので、集積化が容易であり
、パワーＭＯＳＦＥＴと同一基板上に容易に形成するこ
とが出来る、等の多くの優れた効果が得られる。
れば、ハイサイド・スイッチ回路のパワーＭＯＳＦＥＴ
のソース電位が接地電位より低いあいだパワーＭＯＳＦ
ＥＴのゲートとソース間を短絡するように構成したこと
により、逆起電力によるターンオン現象を解消してパワ
ーＭＯＳＦＥＴのスイッチオフ時間を短縮することが出
来、またフライバック・ループのインピーダンスも大き
くすることが出来る。また、パワーＭＯＳＦＥＴをター
ンオンする際のゲート容量は直ちに充電されるので、タ
ーンオン時間も短縮することが出来る。また、サージに
よるパワーＭＯ３ＦＥＴの誤動作も防止することが出来
る。さらに、短絡手段に大電流が流れない構成のため、
短絡手段としてＴＰＴやポリＳｉバイポーラ・トランジ
スタ等を用いることが出来るので、集積化が容易であり
、パワーＭＯＳＦＥＴと同一基板上に容易に形成するこ
とが出来る、等の多くの優れた効果が得られる。
また、請求項（２）に記載された発明においては、請求
項（１）に記載された発明の効果を有効に発揮する半導
体装置を提供することが出来る。
項（１）に記載された発明の効果を有効に発揮する半導
体装置を提供することが出来る。
第１図は請求項（１）に記載した発明の一実施例の回路
図、第２図は請求項（１）に記載した発明の原理的な実
施例の回路図、第３図は請求項（２）に記載した発明の
一実施例としての半導体装置の断面図、第４図および第
５図はそれぞれ請求項（１）に記載した発明の他の実施
例の回路図、第６図は請求項（２）に記載した発明の他
の実施例としての半導体装置の断面図、第７図は従来の
パワーＭＯ８ＦＥＴの断面図、第８図は従来の誘導性負
荷を駆動するハイサイド・スイッチ回路の一例の回路図
、第９図はフライバック・ダイオードを接続した回路の
回路図である。 〈符号の説明〉 １・・・高濃度ｎ形Ｓｉ基板 ２・・・ｎ形エピタキシャル層 ３ ゛ｐ形チャネル領域 ４・・高濃度ｎ形ソース領域 ５・・・ゲートＳｉｏ２膜 ６・・・ゲートポリＳｉ
膜７・・・層間絶縁用ＰＳＧ膜 ８・・・ソース電極 １１・・・パワーＭＯＳＦＥＴ １２・・・誘導性負
荷１３・・・フライバック・ダイオード １４・・ゲート・ソース短絡用のＭＯＳＦＥＴＩＧ・・
・抵抗
図、第２図は請求項（１）に記載した発明の原理的な実
施例の回路図、第３図は請求項（２）に記載した発明の
一実施例としての半導体装置の断面図、第４図および第
５図はそれぞれ請求項（１）に記載した発明の他の実施
例の回路図、第６図は請求項（２）に記載した発明の他
の実施例としての半導体装置の断面図、第７図は従来の
パワーＭＯ８ＦＥＴの断面図、第８図は従来の誘導性負
荷を駆動するハイサイド・スイッチ回路の一例の回路図
、第９図はフライバック・ダイオードを接続した回路の
回路図である。 〈符号の説明〉 １・・・高濃度ｎ形Ｓｉ基板 ２・・・ｎ形エピタキシャル層 ３ ゛ｐ形チャネル領域 ４・・高濃度ｎ形ソース領域 ５・・・ゲートＳｉｏ２膜 ６・・・ゲートポリＳｉ
膜７・・・層間絶縁用ＰＳＧ膜 ８・・・ソース電極 １１・・・パワーＭＯＳＦＥＴ １２・・・誘導性負
荷１３・・・フライバック・ダイオード １４・・ゲート・ソース短絡用のＭＯＳＦＥＴＩＧ・・
・抵抗
Claims (2)
- （１）パワーＭＯＳＦＥＴのドレイン端子が電源に、ソ
ース端子が誘導性負荷にそれぞれ接続され、ゲート端子
に入力されるゲート入力信号に応じて上記誘導性負荷を
オン・オフする、いわゆるハイサイド・スイッチ回路に
おいて、 上記ソース端子の電位が接地電位より低いあいだ上記ゲ
ート入力端子と上記ソース端子を短絡する手段を備えた
ことを特徴とするハイサイド・スイッチ回路。 - （２）ドレイン領域となる第１導電形の基板１の一方の
主面側に形成された、この基板１と反対の第２導電形の
チャネル領域３と、このチャネル領域３内に形成された
第１導電形のソース領域４と、このソース領域４に接し
て形成されたソース電極８と、上記チャネル領域３の表
面に絶縁膜５を介して形成されたゲート電極６とからな
るパワーＭＯＳＦＥＴ１１が配設された半導体装置にお
いて、 上記基板１に対して絶縁膜２０を介して上記ソース電極
８の電位が接地電位より低いあいだ上記ゲート電極６と
ソース電極８とを短絡する短絡手段１９を形成したこと
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297122A JPH04170815A (ja) | 1990-11-05 | 1990-11-05 | ハイサイド・スイッチ回路及び半導体装置 |
| US07/777,616 US5357157A (en) | 1990-11-05 | 1991-10-16 | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297122A JPH04170815A (ja) | 1990-11-05 | 1990-11-05 | ハイサイド・スイッチ回路及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170815A true JPH04170815A (ja) | 1992-06-18 |
Family
ID=17842500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297122A Pending JPH04170815A (ja) | 1990-11-05 | 1990-11-05 | ハイサイド・スイッチ回路及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357157A (ja) |
| JP (1) | JPH04170815A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318854A (ja) * | 1993-01-29 | 1994-11-15 | Sgs Thomson Microelettronica Spa | ドライブ回路 |
| EP0660520A3 (en) * | 1993-11-30 | 1996-11-27 | Siliconix Inc | Bidirectional current blocking MOSFET for battery isolating switches with protection against the wrong connection of a battery charger. |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
| US6522513B1 (en) | 1998-11-02 | 2003-02-18 | Nec Corporation | Back-electromotive force protection circuit |
| CN110073600A (zh) * | 2016-12-15 | 2019-07-30 | 三洋电机株式会社 | 半导体开关的控制装置、电源系统 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19838109B4 (de) * | 1998-08-21 | 2005-10-27 | Infineon Technologies Ag | Ansteuerschaltung für induktive Lasten |
| US6235801B1 (en) | 1999-04-02 | 2001-05-22 | Miguel A. Morales | Method of expanding a gel material |
| KR102445520B1 (ko) | 2014-04-24 | 2022-09-20 | 유니버시티 오브 플로리다 리서치 파운데이션, 인크. | 고전력 전자기기를 위한 조정 가능한 배리어 트랜지스터 |
| US11393811B2 (en) * | 2020-08-03 | 2022-07-19 | Diodes Incorporated | Bipolar junction transistor having an integrated switchable short |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998558A (ja) * | 1982-11-27 | 1984-06-06 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS63312674A (ja) * | 1987-06-16 | 1988-12-21 | Nissan Motor Co Ltd | 薄膜半導体装置 |
| FR2628890B1 (fr) * | 1988-03-16 | 1990-08-24 | Bendix Electronics Sa | Dispositif de commande de l'alimentation electrique d'une charge en circuit integre de puissance " intelligent " |
| IT1226557B (it) * | 1988-07-29 | 1991-01-24 | Sgs Thomson Microelectronics | Circuito di controllo della tensione di bloccaggio di un carico induttivo pilotato con un dispositivo di potenza in configurazione "high side driver" |
| JP2504529B2 (ja) * | 1988-08-09 | 1996-06-05 | 日産自動車株式会社 | バイポ―ラ形薄膜半導体装置 |
| FR2644651B1 (fr) * | 1989-03-15 | 1991-07-05 | Sgs Thomson Microelectronics | Circuit de commande de transistor mos de puissance sur charge inductive |
-
1990
- 1990-11-05 JP JP2297122A patent/JPH04170815A/ja active Pending
-
1991
- 1991-10-16 US US07/777,616 patent/US5357157A/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318854A (ja) * | 1993-01-29 | 1994-11-15 | Sgs Thomson Microelettronica Spa | ドライブ回路 |
| US5422587A (en) * | 1993-01-29 | 1995-06-06 | Sgs-Thomson Microelectronics S.R.L. | Driving circuit for a field effect transistor in a final semibridge stage |
| EP0660520A3 (en) * | 1993-11-30 | 1996-11-27 | Siliconix Inc | Bidirectional current blocking MOSFET for battery isolating switches with protection against the wrong connection of a battery charger. |
| US5682050A (en) * | 1993-11-30 | 1997-10-28 | Siliconix Incorporated | Bidirectional current blocking MOSFET for battery disconnect switching including protection against reverse connected battery charger |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
| US6087740A (en) * | 1993-11-30 | 2000-07-11 | Siliconix Incorporated | Portable computer containing bidirectional current blocking MOSFET for battery disconnect switching |
| US6522513B1 (en) | 1998-11-02 | 2003-02-18 | Nec Corporation | Back-electromotive force protection circuit |
| CN110073600A (zh) * | 2016-12-15 | 2019-07-30 | 三洋电机株式会社 | 半导体开关的控制装置、电源系统 |
| JPWO2018110230A1 (ja) * | 2016-12-15 | 2019-10-24 | 三洋電機株式会社 | 半導体スイッチの制御装置、電源システム |
| CN110073600B (zh) * | 2016-12-15 | 2023-10-17 | 三洋电机株式会社 | 半导体开关的控制装置、电源系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357157A (en) | 1994-10-18 |
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