[go: up one dir, main page]

JPH04163952A - 樹脂封止型半導体装置用リードフレーム - Google Patents

樹脂封止型半導体装置用リードフレーム

Info

Publication number
JPH04163952A
JPH04163952A JP2288541A JP28854190A JPH04163952A JP H04163952 A JPH04163952 A JP H04163952A JP 2288541 A JP2288541 A JP 2288541A JP 28854190 A JP28854190 A JP 28854190A JP H04163952 A JPH04163952 A JP H04163952A
Authority
JP
Japan
Prior art keywords
resin
inner lead
lead frame
slit
sealed semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2288541A
Other languages
English (en)
Inventor
Kazuo Shimizu
一男 清水
Yukihiro Sato
幸弘 佐藤
Katsutoshi Ogura
小倉 勝敏
Akiro Hoshi
星 彰郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd, Hitachi Tohbu Semiconductor Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP2288541A priority Critical patent/JPH04163952A/ja
Publication of JPH04163952A publication Critical patent/JPH04163952A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909Post-treatment of the connector or wire bonding area
    • H01L2224/8592Applying permanent coating, e.g. protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は樹脂封止型半導体装置用リードフレームに関し
、特に、高消費電力で放熱を必要とする半導体装置の組
立に用いられるリードフレームの構造に関する。
〔従来の技術〕
半導体パッケージの組立に用いられるリードフレームの
インナーリード部には、封止用樹脂との密着性を良くす
るために、いわゆるアンカーホールと呼ばれる小穴を開
けることが行なわれている。
尚リードフレームについて述べた特許および実用新案の
例としては、特公昭62−16553号公報、裏開昭4
8−88942号、同51−21562号、同52−1
64244号、同53−56545号公報が挙げられる
〔発明が解決しようとする課題〕
しかし、従来は、そのアンカーホールはボンディング領
域やその近傍に設けることを避けるのが一般的であり、
また、チップ周辺の1つのボンディングパッドとリード
フレームの1つのインナーリード部とをそれぞれ一本の
ワイヤでボンディングするのが一般的である。
ところで、パワーIC(集積回路)やパワーTR5(1
−ランジスタ)などのような高消費電力で放熱性を必要
とする半導体装置では、V c cライン1GNDライ
ンなどの多数のラインを外部に出力するために、多数の
ボンディングパッドから1つのインナーリード部に多点
ワイヤボンディングすることが必要となり、そのために
、インナーリード部は広幅に構成されている。
かかる場合、リードフレームと封止用樹脂との密着性を
欠如することが、一般の消費電力の低い半導体装置に比
して、多くなり、リードフレームと封止用樹脂との界面
剥離を生じ易くなる。
また、封止(モールド)に際して、インナーリード部が
たわみ易くなり、ヘッダーなどとショートする割合も高
くなり、半導体装置の信頼性に悪影響を及ぼすことにな
る。
本発明はかかる高消費電力で放熱を必要とする半導体装
置に好適な技術を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からもあきらかになるで
あろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では、リードフレームの1つのインナ
ーリード部の多点ワイヤーボンディングを行なうその先
端部にスリットを設けることを特徴とする。または、当
該先端部に切欠部を設けるようにする。
〔作 用〕
これにより、スリットに、封止用樹脂(以下、単にレジ
ンという)が流通し、当該スリットを介してレジンが上
下に連結されるので、リードフレームとレジンとの密着
性が良くなり、また、このようなスリットを有さない場
合には、モールド時にレジン圧がかかり、インナーリー
ド部がたわみ易くなり、インナーリード部がヘッダーな
どとショートし易いが、スリットがあるために、スリッ
ト内をレジンが流通し、その圧を軽減して、インナーリ
ード部のたわみを防止し、かつ、ヘッダーなどとのショ
ートを防止できる。
従って、半導体装置の信頼性を向上させることができる
切欠部を設ける場合にも同様に作用させることができる
〔実施例〕
次に、本発明の実施例を図面に基づいて説明する。
第1図に示すように、スリット(貫通孔)1が開けられ
たリードフレームインナーリード部2の広幅に構成され
た先端部には、複数のコネクタワイヤ3が、チップ4に
周設されたボンディングパッド5との間で、ワイヤボン
ディングされている。
図示のように、スリットを有する−のインナーリード部
2と当該パッド5との間に、多点ワイヤボンディングが
されている。
従って、 当該多点ワイヤボンディングでは、Vcc、
GNDなとの信号が当該−のインナーリード部2を介し
て外部に出力されるようになっている。
スリット1は、この実施例では、長方形に構成されてい
る例を示してあり、また、この実施例では、インナーリ
ード部2の狭幅部分の長平方向の延長上にすなわち図示
のように横方向に設けられている例を示しである。
、 第1図に示すように、通常のインナーリード部6と
チップ4の周辺ボンディングパッド5との間も、コネク
タワイヤ3を用いて、ワイヤボンディングされている。
当該ワイヤボンディングは、−のインナーリード部6と
−のボンディングパッド5との間で、−本のコネクタワ
イヤ3を用いて行われている。
第2図は本発明の他の実施例を示す。
この実施例では、インナーリード部2の広幅先端部に、
第1図に示すものとは異なり縦方向に、長方形のスリッ
ト1を設けてなる例を示しである。
第3図は、本発明のさらに他の実施例を示す。
この実施例では、広幅のインナーリード部2に切欠部7
を設け、当該切欠部7を介して分離した当該インナーリ
ード部2とチップ4のボンディングパッド5とをコネク
タワイヤ3を用いて多点ワイヤボンディングしてなる。
この場合も−のインナーリード部7を介して複数信号が
外部に出力されるようになっている。
第4図はスリットを設ける点では、第1図および第2図
に示す実施例と共通するが、この第4図では、スリット
を逆コ字状のスリット8に構成しである。
第4図に示すように、チップ4のボンディングパッド5
と当該逆コ字状スリット8の内側との間を複数のコネク
タワイヤ3(4本で例示)を用いて多点ワイヤボンディ
ングしてなる。
第5図は本発明になる樹脂封止型半導体装置(プラスチ
ックパッケージ)の構造例を示す。
ヘッダー9には、導電性ペーストなどを用いて、チップ
4が固着されている。
チップ4とリードフレームインナーリード部2との間は
、コネクタワイヤ3によりワイヤボンディングされてい
る。
当該インナーリード部2には、スリット1が孔設されて
いる。
当該チップ4を環境条件から保護することなどを目的と
して、レジン10でモールドを施しである。
本発明で使用されるリードフレームは、例えばコバール
合金により構成されている。
コネクタワイヤ3は、例えばAu細線により構成される
チップ4は、例えばシリコン単結晶基板から成り、周知
の技術によってこのチップ内には多数の回路素子が形成
され、1つの回路機能が与えられている。回路素子の具
体例は、例えばMOS)ランジスタから成り、これらの
回路素子によって、例えば論理回路およびメモリの回路
機能が形成されている。
本発明によれば、インナーリード部2の多点ワイヤボン
ディングが行われる先端部に、スリット1を有し、もし
くは、切欠部7が設けられているので、レジン10がこ
れらスリット1や切欠部7を流れ込み、インナーリード
部2の表裏面をレジン10で連結するので、インナーリ
ード部2とレジン10との密着性を良好にし、これらの
間での界面剥離を防止するとともに、レジン10がこれ
らスリット1や切欠部7を流通するので、レジン10の
モールドに際し、インナーリード部2の下方向へのたわ
み(変形)を減少させることができ、インナーリード部
2の変形がおさえられ安定するので、コネクタワイヤ3
の動きも少なくなり、ヘッダー9とコネクタワイヤ3の
ショートなどを防止できる。
従って、信頼性の高いプラスチックパッケージを得るこ
とができる。
さらに、逆コ字状のスリット8を設けることにより、リ
ークパスが長くなり、プラスチックパッケージの耐湿性
を向上させることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとうりである
本発明によれば、インナーリード部とレジンとの密着性
が良好になり、これらの間での界面剥離を防止するとと
もに、レジンのモールドに際し、インナーリード部の下
方向へのたわみ(変形)を減少させることができ、イン
ナーリード部の変形がおさえられ安定するので、コネク
タワイヤの動きも少なくなり、ヘッダーとコネクタワイ
ヤのショートなどを防止できる。
従って、信頼性の高いプラスチックパッケージを得るこ
とができる。
さらに、本発明によれば、リークパスが長くなり、プラ
スチックパッケージの耐湿性を向上させることができる
【図面の簡単な説明】
第1図は本発明の実施例を示す要部平面図、第2図は本
・発明の他の実施例を示す要部平面図、第3図は本発明
の他の実施例を示す要部平面図、第4図は本発明の他の
実施例を示す要部平面図、第5図は本発明の他の実施例
を示す断面図である。 1・・スリット(貫通孔)、2・・リードフレームイン
ナーリード、3・・コネクタワイヤ、4・・・チップ、
5・・ボンディングパッド、6・・・インナーリード、
7・−切欠部、8・・逆コ字状スリット、9・・・ヘッ
ダー、10 ・レジン。 第  1 図 第  2 図 第  3 図

Claims (1)

  1. 【特許請求の範囲】 1、複数のボンディングパッドから1つのインナーリー
    ド部に複数のワイヤボンディングを行なうことを必要と
    する樹脂封止型半導体装置用リードフレームにおいて、
    前記インナーリード部の多点ワイヤボンディングを行な
    うボンディング領域を有する先端部にスリットを設ける
    かまたは当該先端部に切欠部を設けて成ることを特徴と
    する樹脂封止型半導体装置用リードフレーム。 2、リードフレームが、ヘッダーを有して成ることを特
    徴とする請求項1に記載の樹脂封止型半導体装置用リー
    ドフレーム。
JP2288541A 1990-10-29 1990-10-29 樹脂封止型半導体装置用リードフレーム Pending JPH04163952A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2288541A JPH04163952A (ja) 1990-10-29 1990-10-29 樹脂封止型半導体装置用リードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2288541A JPH04163952A (ja) 1990-10-29 1990-10-29 樹脂封止型半導体装置用リードフレーム

Publications (1)

Publication Number Publication Date
JPH04163952A true JPH04163952A (ja) 1992-06-09

Family

ID=17731575

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2288541A Pending JPH04163952A (ja) 1990-10-29 1990-10-29 樹脂封止型半導体装置用リードフレーム

Country Status (1)

Country Link
JP (1) JPH04163952A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955778A (en) * 1996-10-08 1999-09-21 Nec Corporation Lead frame with notched lead ends
JP2009032899A (ja) * 2007-07-27 2009-02-12 Renesas Technology Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955778A (en) * 1996-10-08 1999-09-21 Nec Corporation Lead frame with notched lead ends
JP2009032899A (ja) * 2007-07-27 2009-02-12 Renesas Technology Corp 半導体装置

Similar Documents

Publication Publication Date Title
US5648682A (en) Resin-sealed semiconductor device and lead frame used in a resin-sealed semiconductor device
US7012321B2 (en) Stacked semiconductor device including improved lead frame arrangement
US7482699B2 (en) Semiconductor device
KR100604198B1 (ko) 반도체 장치 및 그 제조방법
US20030116834A1 (en) High density direct connect LOC assembly
US20020153600A1 (en) Double sided chip package
JPH04163952A (ja) 樹脂封止型半導体装置用リードフレーム
JPH0546098B2 (ja)
JPS61137352A (ja) 半導体装置
KR100220244B1 (ko) 솔더 범프를 이용한 스택 패키지
JP2002076234A (ja) 樹脂封止型半導体装置
KR100635386B1 (ko) 고속 신호 처리가 가능한 반도체 칩 패키지
JPH0357248A (ja) テープキャリア方式による樹脂封止型半導体装置
JPS63293963A (ja) 樹脂封止型半導体装置
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JP3082507U (ja) ダブルサイドチップパッケージ
JPH02278857A (ja) 樹脂封止型半導体装置
JP2758677B2 (ja) 半導体装置及びその製造方法
JPS61236144A (ja) レジンモ−ルド型半導体装置
JPS6195539A (ja) 半導体装置およびその製造方法
KR20030083561A (ko) 수지밀봉형 반도체장치
KR200154510Y1 (ko) 리드 온 칩 패키지
JP3251436B2 (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP2000196002A (ja) 半導体装置およびその製造方法
KR200169834Y1 (ko) 반도체 패키지