JPH04162635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162635A JPH04162635A JP28893290A JP28893290A JPH04162635A JP H04162635 A JPH04162635 A JP H04162635A JP 28893290 A JP28893290 A JP 28893290A JP 28893290 A JP28893290 A JP 28893290A JP H04162635 A JPH04162635 A JP H04162635A
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- gate electrode
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- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 6
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にショットキ
ーゲート型電界効果トランジスタ（以下ＭＥＳＦＥＴと
記す）を有する半導体装置の製造方法に間する。
ーゲート型電界効果トランジスタ（以下ＭＥＳＦＥＴと
記す）を有する半導体装置の製造方法に間する。
ＭＥＳＦＥＴの活性層とコンタクトするための高濃度活
性層はドレイン側では耐圧や寄生容量を考慮してゲート
電極から少し離して形成され、ソース側では抵抗を低減
させるなめゲート電極に接して形成される。
性層はドレイン側では耐圧や寄生容量を考慮してゲート
電極から少し離して形成され、ソース側では抵抗を低減
させるなめゲート電極に接して形成される。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、ＧａＡｓ基板１の表面にｎ
型動作層２を選択的に設け、ｎ型動作層２の上にｎ型動
作層２とショットキー接触を有するゲート電極３を選択
的に設ける。
型動作層２を選択的に設け、ｎ型動作層２の上にｎ型動
作層２とショットキー接触を有するゲート電極３を選択
的に設ける。
次に、第３図（ｂ）に示すように、ゲート電極３を含む
表面にＣＶＤ法によりＳｉＯ□膜４を堆積する。
表面にＣＶＤ法によりＳｉＯ□膜４を堆積する。
次に、第３図（Ｃ）に示すように、全面を異方性ドライ
エツチングしてゲート電極３の側面にのみＳｉＯ□膜４
を残して側壁部を設け、他の部分のＳｉＯ□１１４を除
去する。次に、全面にフォトレジスト膜５を塗布してパ
ターニングし、フォトレジスト膜５及びゲート電８ｉ！
３及びＳ ｉ ０２ ＪＩ４をマスクとしてｎ型不純物
をイオン注入しソース側のｎ＋型活性層６及びドレイン
側のｎ＋型活性層７を形成する。
エツチングしてゲート電極３の側面にのみＳｉＯ□膜４
を残して側壁部を設け、他の部分のＳｉＯ□１１４を除
去する。次に、全面にフォトレジスト膜５を塗布してパ
ターニングし、フォトレジスト膜５及びゲート電８ｉ！
３及びＳ ｉ ０２ ＪＩ４をマスクとしてｎ型不純物
をイオン注入しソース側のｎ＋型活性層６及びドレイン
側のｎ＋型活性層７を形成する。
次に、第３図（ｄ）に示すように、フォトレジストＭ５
を除去し、ゲート電極３及びＳｉＯ２腹４を含む表面に
フォトレジスト膜１０を塗布してパターニングし、ゲー
ト電極３のソース側に開口部を設け、フォトレジスト膜
１０をマスクとしてゲート電極３のソース側の５ｉ０２
膜４をエツチング除去し、同じフォトレジストＭ１０を
マスクとしてｎ型不純物をイオン注入し、ｎ＋型活性層
６と接続するｎ＋型付加層１１を形成する。
を除去し、ゲート電極３及びＳｉＯ２腹４を含む表面に
フォトレジスト膜１０を塗布してパターニングし、ゲー
ト電極３のソース側に開口部を設け、フォトレジスト膜
１０をマスクとしてゲート電極３のソース側の５ｉ０２
膜４をエツチング除去し、同じフォトレジストＭ１０を
マスクとしてｎ型不純物をイオン注入し、ｎ＋型活性層
６と接続するｎ＋型付加層１１を形成する。
〔発明が解決しようとする課題〕
この従来の半導体装置の製造方法は、ゲート電極のソー
ス側に設けたフォトレジスト膜の開口部の端部がゲート
電極の上になければソース側の側壁部の除去ができない
。このため、開口部の位置合わせをゲート長とソース側
の側壁部の厚さを合わせた幅の範囲内に抑える必要があ
り、制御が難しいという問題点があった。
ス側に設けたフォトレジスト膜の開口部の端部がゲート
電極の上になければソース側の側壁部の除去ができない
。このため、開口部の位置合わせをゲート長とソース側
の側壁部の厚さを合わせた幅の範囲内に抑える必要があ
り、制御が難しいという問題点があった。
本発明の半導体装置の製造方法は、半導体基板の表面に
設けた動作層の表面に前記動作層とショットキー接触を
有するゲート電極を選択的に設ける工程と、前記ゲート
電極を含む表面に絶縁膜を厚く堆積してエッチバックし
前記ゲート電極の上面を露出させる工程と、前記ゲート
電極の上面を含む絶縁膜の上にレジスト膜を形成してパ
ターニングし前記ゲート電極の一方の側の近傍に開口部
を設ける工程と、前記レジスト膜をマスクとして前記絶
縁膜を等方性エツチングしアンダーカットにより前記ゲ
ート電極の側面を露出させる工程と、前記レジスト膜を
除去し前記絶縁膜をマスクとしてゲート電極の一方の側
の領域に不純物をイオン注入し高濃度の付加層を設ける
工程とを含んで構成される。
設けた動作層の表面に前記動作層とショットキー接触を
有するゲート電極を選択的に設ける工程と、前記ゲート
電極を含む表面に絶縁膜を厚く堆積してエッチバックし
前記ゲート電極の上面を露出させる工程と、前記ゲート
電極の上面を含む絶縁膜の上にレジスト膜を形成してパ
ターニングし前記ゲート電極の一方の側の近傍に開口部
を設ける工程と、前記レジスト膜をマスクとして前記絶
縁膜を等方性エツチングしアンダーカットにより前記ゲ
ート電極の側面を露出させる工程と、前記レジスト膜を
除去し前記絶縁膜をマスクとしてゲート電極の一方の側
の領域に不純物をイオン注入し高濃度の付加層を設ける
工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ＧａＡｓ基板１の表
面にｎ型動作層２を選択的に設け、ｎ型動作層２の上に
ｎ型動作層２とショットキー接触を有するゲート電極３
を選択的に設ける。
面にｎ型動作層２を選択的に設け、ｎ型動作層２の上に
ｎ型動作層２とショットキー接触を有するゲート電極３
を選択的に設ける。
次に、第１図（ｂ）に示すように、ゲート電極３を含む
表面にＣＶＤ法により５ｉＯ２Ｊｉ！４を堆積する。
表面にＣＶＤ法により５ｉＯ２Ｊｉ！４を堆積する。
次に、第１図（ｃ）に示すように、全面を異方性ドライ
エツチングしてゲート電極３の側面にのみＳ ｉ ０２
膜４を残して側壁部を設は他の領域のＳ ｉ ０２膜４
を除去する。次に、全面にフォトレジスト膜５を塗布し
てパターニングしゲート電極３を含む素子形成領域を開
口する。次にフォトレジストＭ５及びゲート電極３及び
５ｉ０２膜４をマスクとしてｎ型不純物をイオン注入し
、ソース側のｎ＋型活性層６及びドレイン側のｎ＋型活
性層７を夫々形成する。
エツチングしてゲート電極３の側面にのみＳ ｉ ０２
膜４を残して側壁部を設は他の領域のＳ ｉ ０２膜４
を除去する。次に、全面にフォトレジスト膜５を塗布し
てパターニングしゲート電極３を含む素子形成領域を開
口する。次にフォトレジストＭ５及びゲート電極３及び
５ｉ０２膜４をマスクとしてｎ型不純物をイオン注入し
、ソース側のｎ＋型活性層６及びドレイン側のｎ＋型活
性層７を夫々形成する。
次に、第１図（ｄ）に示すよう゛に、ゲート電極３を含
む表面にＳ ｉ ０２膜８をゲート電極３の高さより厚
く堆積し、Ｓ ｉ Ｏ２、ＩＩＩ ８の上にフォトレジ
ストＭ９を塗布し上面を平坦化する。
む表面にＳ ｉ ０２膜８をゲート電極３の高さより厚
く堆積し、Ｓ ｉ Ｏ２、ＩＩＩ ８の上にフォトレジ
ストＭ９を塗布し上面を平坦化する。
次に、第１図（ｅ）に示すように、異方性エツチングに
よりフォトレジスト膜９及びＳｉ○２膜８の上面を順次
エッチバックしてゲート電極３の上面を露出させ、上面
を平坦化する。
よりフォトレジスト膜９及びＳｉ○２膜８の上面を順次
エッチバックしてゲート電極３の上面を露出させ、上面
を平坦化する。
次に、第１図（ｆ）に示すように、全面にフォトレジス
ト膜１０を塗布してパターニングし、ゲート電極３のソ
ース側近傍に開口部を設ける。次に、フォトレジスト膜
１０をマスクとしてＳｉｏ２膜８をウェットエツチング
し、アンダーカットによりゲート電極３のソース側の側
面を露出させる。
ト膜１０を塗布してパターニングし、ゲート電極３のソ
ース側近傍に開口部を設ける。次に、フォトレジスト膜
１０をマスクとしてＳｉｏ２膜８をウェットエツチング
し、アンダーカットによりゲート電極３のソース側の側
面を露出させる。
次に、第１図（ｇ）に示すように、フォトレジスト膜１
０を除去した後、ゲート電極３及び５ｉ０２膜８をマス
クとしてｎ型不純物をイオン注入し、ｎ＋型活性層６と
接続するｎ＋型型付加工１１形成する。
０を除去した後、ゲート電極３及び５ｉ０２膜８をマス
クとしてｎ型不純物をイオン注入し、ｎ＋型活性層６と
接続するｎ＋型型付加工１１形成する。
次に、第１図（ｈ）に示すように、Ｓ ｉ ０２膜８を
除去し、ゲート電極３を含む表面にＳ ｉ ０２膜１２
を堆積して選択的にエツチングしてコンタクト孔を設け
、コンタクト孔のｎ＋型活性層６゜７の夫々と接続する
オーミック電極１３．１４を設けてＭＥＳＦＥＴを構成
する。
除去し、ゲート電極３を含む表面にＳ ｉ ０２膜１２
を堆積して選択的にエツチングしてコンタクト孔を設け
、コンタクト孔のｎ＋型活性層６゜７の夫々と接続する
オーミック電極１３．１４を設けてＭＥＳＦＥＴを構成
する。
第２図（ａン、（ｂ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ＞に示すように、ゲート電極３の側面に設け
た５ｉＯ２ＩＩＩ４の代り４：Ｓ ｉ ３ Ｎ４ ａｘ
５を用いた以外は第１図（ｆ）に示した第１の実施例と
同様の構成を有しており、フォトレジスト膜１０に設け
た開口部のＳｉＯ□膜８をエツチングして５ｉｓＮ４膜
１５の側面を露出させる。
た５ｉＯ２ＩＩＩ４の代り４：Ｓ ｉ ３ Ｎ４ ａｘ
５を用いた以外は第１図（ｆ）に示した第１の実施例と
同様の構成を有しており、フォトレジスト膜１０に設け
た開口部のＳｉＯ□膜８をエツチングして５ｉｓＮ４膜
１５の側面を露出させる。
次に、第２図（ｂ）に示すように、フォトレジスト膜１
０を除去し、Ｓ ｉ ０２膜８及びゲート電極３及びＳ
ｉ３Ｎ４膜１５をマスクとしてｎ型不純物をイオン注入
し、ｎ＋型活性層６に接続するｎ＋型型付加工１１形成
する。
０を除去し、Ｓ ｉ ０２膜８及びゲート電極３及びＳ
ｉ３Ｎ４膜１５をマスクとしてｎ型不純物をイオン注入
し、ｎ＋型活性層６に接続するｎ＋型型付加工１１形成
する。
ここで、第１の実施例ではケート電極３に接してｎ＋型
型付加工１１形成されるなめ、低抵抗ではあるが、耐圧
またはゲート・ソース間容量の制御ができにくい場合が
あったが、この第２の実施例ではソース側に側壁部を残
しているため、不純物のイオン注入濃度、エネルギーの
変更によりｎ＋型型付加工１１ゲート電極３との間の距
離を詞整する余地があるので、耐圧や容量の制御の範囲
を第１の実施例より広くできる利点がある。
型付加工１１形成されるなめ、低抵抗ではあるが、耐圧
またはゲート・ソース間容量の制御ができにくい場合が
あったが、この第２の実施例ではソース側に側壁部を残
しているため、不純物のイオン注入濃度、エネルギーの
変更によりｎ＋型型付加工１１ゲート電極３との間の距
離を詞整する余地があるので、耐圧や容量の制御の範囲
を第１の実施例より広くできる利点がある。
以上説明したように本発明は、ソース側に高濃度付加層
を形成する際のレジスト膜の位置合わせ精度を緩和し、
ソース抵抗の小さいＭＥＳＦＥＴを作り易くするという
効果がある。
を形成する際のレジスト膜の位置合わせ精度を緩和し、
ソース抵抗の小さいＭＥＳＦＥＴを作り易くするという
効果がある。
第１図（ａ）〜（ｈ）及び第２１１（ａ）、（ｂ）は本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法の一例を説明するための工
程順に示した半導体チップの断面図である。 １・・・Ｇ ａ Ａ ｓ基板、２・・・ｎ型動作層、３
・・・ゲート電極、４・・・Ｓ ｉ ０２ Ｊｕｌ、５
・・・フォトレジスト膜、６．７−ｎ＋型活性層、８・
・・Ｓｉｏ２膜、９．１０・・・フォトレジスト膜、１
３．１４・・・オーミック電極、１５・・・Ｓｉ３Ｎ４
膜。
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法の一例を説明するための工
程順に示した半導体チップの断面図である。 １・・・Ｇ ａ Ａ ｓ基板、２・・・ｎ型動作層、３
・・・ゲート電極、４・・・Ｓ ｉ ０２ Ｊｕｌ、５
・・・フォトレジスト膜、６．７−ｎ＋型活性層、８・
・・Ｓｉｏ２膜、９．１０・・・フォトレジスト膜、１
３．１４・・・オーミック電極、１５・・・Ｓｉ３Ｎ４
膜。
Claims (1)
- 半導体基板の表面に設けた動作層の表面に前記動作層
とショットキー接触を有するゲート電極を選択的に設け
る工程と、前記ゲート電極を含む表面に絶縁膜を厚く堆
積してエッチバックし前記ゲート電極の上面を露出させ
る工程と、前記ゲート電極の上面を含む絶縁膜の上にレ
ジスト膜を形成してパターニングし前記ゲート電極の一
方の側の近傍に開口部を設ける工程と、前記レジスト膜
をマスクとして前記絶縁膜を等方性エッチングしアンダ
ーカットにより前記ゲート電極の側面を露出させる工程
と、前記レジスト膜を除去し前記絶縁膜をマスクとして
ゲート電極の一方の側の領域に不純物をイオン注入し高
濃度の付加層を設ける工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28893290A JPH04162635A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28893290A JPH04162635A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162635A true JPH04162635A (ja) | 1992-06-08 |
Family
ID=17736679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28893290A Pending JPH04162635A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510280A (en) * | 1990-04-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making an asymmetrical MESFET having a single sidewall spacer |
| WO2011145253A1 (ja) * | 2010-05-17 | 2011-11-24 | パナソニック株式会社 | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
-
1990
- 1990-10-26 JP JP28893290A patent/JPH04162635A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510280A (en) * | 1990-04-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making an asymmetrical MESFET having a single sidewall spacer |
| WO2011145253A1 (ja) * | 2010-05-17 | 2011-11-24 | パナソニック株式会社 | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
| JP2011243708A (ja) * | 2010-05-17 | 2011-12-01 | Panasonic Corp | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
| US9269830B2 (en) | 2010-05-17 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Junction field effect transistor and analog circuit |
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