JPS63137481A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63137481A JPS63137481A JP28476786A JP28476786A JPS63137481A JP S63137481 A JPS63137481 A JP S63137481A JP 28476786 A JP28476786 A JP 28476786A JP 28476786 A JP28476786 A JP 28476786A JP S63137481 A JPS63137481 A JP S63137481A
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- Japan
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- gate
- film
- opening
- etching
- resist
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法〈関し、特に微細電極を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
半導体装置の高性能化（高周波化、高速化）のためＫは
、この半導体装［Ｋ設けられる電極の微細化が不可欠で
ある。この電極の微細化は、電子が電極下の半導体層中
を走行通過するに要する時間を短かくでき、いわゆる電
流遮断周波数ｆ〒の向上を可能とする。このことを半絶
縁性砒化ガリウム（ＧａＡｓ）基板上のＧ ａ Ａ ｓ
半導体層を動作層とするＧ ａ Ａ ｓシ目ットキ障壁
ゲート型電界効果トランジスタ（ＧａＡｓ ＭＥＳＦＥ
Ｔ） にライて説明する。
、この半導体装［Ｋ設けられる電極の微細化が不可欠で
ある。この電極の微細化は、電子が電極下の半導体層中
を走行通過するに要する時間を短かくでき、いわゆる電
流遮断周波数ｆ〒の向上を可能とする。このことを半絶
縁性砒化ガリウム（ＧａＡｓ）基板上のＧ ａ Ａ ｓ
半導体層を動作層とするＧ ａ Ａ ｓシ目ットキ障壁
ゲート型電界効果トランジスタ（ＧａＡｓ ＭＥＳＦＥ
Ｔ） にライて説明する。
第３図は従来のＧａＡｓ ＭＥＳＦＥＴの概略構造断面
図であう、ソース３１、ビレ４フ３２０両電極間を流れ
る電流をゲート電極３３への印加電圧によシ変調し、増
幅作用をもたせた装置である。
図であう、ソース３１、ビレ４フ３２０両電極間を流れ
る電流をゲート電極３３への印加電圧によシ変調し、増
幅作用をもたせた装置である。
このＧａＡｓ ＭＥＳＦＥＴの高性能化には、ゲート長
（Ｌｃ）の短縮がｉ要であシ、最近ではクォータ・ミク
ロン（α２５μｍ）のゲートを有するＧ ａ Ａ ｓＭ
ＥＳＦ’ＥＴも開発されるに至っている。このような短
ゲート化に伴う１つの問題としてゲート抵抗（ＲＧ）の
増大があけらる。
（Ｌｃ）の短縮がｉ要であシ、最近ではクォータ・ミク
ロン（α２５μｍ）のゲートを有するＧ ａ Ａ ｓＭ
ＥＳＦ’ＥＴも開発されるに至っている。このような短
ゲート化に伴う１つの問題としてゲート抵抗（ＲＧ）の
増大があけらる。
このゲート電極を短縮してかつゲート抵抗を低減させる
方法として、第４図に示すような、Ｔ型ゲー）を極５５
が提案されている。
方法として、第４図に示すような、Ｔ型ゲー）を極５５
が提案されている。
第５図（８）〜口は従来のＴ型ゲー）を極４成方法の一
例の概略工程を示す断面図である。まず、第５図囚にお
いて、半絶縁住基破１１上にイオン注入法によ１）ｎｉ
ＧａＡｓ半導体能動層を形成し、このｎ型Ｇ ａ Ａ
ｓ半纏体層１２上に、厚み０．５μｍの８ｉ０．膜５１
が被着され、このＳｉｎ、膜５１上の所定の領域にゲー
ト電極を形成すべき開口（長さα２５μｍ）５２が通常
のホトリソグラフィ技術を援用した選択ドライエツチン
グ法によ多形成されている。続いて、第５図（均のよう
に、全面に、例えばＴｉ（５００Ａ）−Ｐｔ（１００Ｏ
Ａ）Ａｕ（４０００Ａ）積層から成るゲート金属５３が
真空蒸着法によシ被着され、続いて第５図（ｑに示すよ
うに、所定のホトレジストパターン５４を形成し、この
ホトレジストパターン５４をマスクとして不要なゲート
金属を除去すると、第５図ｐのようなＴ型ゲート５５が
得られ、つづいてソース、ドレイン電極を形成すれば、
第４図のＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔが得られる。
例の概略工程を示す断面図である。まず、第５図囚にお
いて、半絶縁住基破１１上にイオン注入法によ１）ｎｉ
ＧａＡｓ半導体能動層を形成し、このｎ型Ｇ ａ Ａ
ｓ半纏体層１２上に、厚み０．５μｍの８ｉ０．膜５１
が被着され、このＳｉｎ、膜５１上の所定の領域にゲー
ト電極を形成すべき開口（長さα２５μｍ）５２が通常
のホトリソグラフィ技術を援用した選択ドライエツチン
グ法によ多形成されている。続いて、第５図（均のよう
に、全面に、例えばＴｉ（５００Ａ）−Ｐｔ（１００Ｏ
Ａ）Ａｕ（４０００Ａ）積層から成るゲート金属５３が
真空蒸着法によシ被着され、続いて第５図（ｑに示すよ
うに、所定のホトレジストパターン５４を形成し、この
ホトレジストパターン５４をマスクとして不要なゲート
金属を除去すると、第５図ｐのようなＴ型ゲート５５が
得られ、つづいてソース、ドレイン電極を形成すれば、
第４図のＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔが得られる。
このように従来のＴ型ゲート形成方法においては、次の
ような２つの大きな欠点が有った。先ず第１は、第５図
（ＣＩにおいて、Ｔ型ゲート形成用のホトレジストパタ
ーン５４を位置合わせによ多形成する際、位置合わせマ
ージンを考慮するとその長さが極めて大きくなシ、Ｔ型
ゲートの張出し部と半導体層との間の寄生容量が大きく
なる点である。第２の欠点は、この寄生容量を低減させ
る為に８ｉ０１膜５１を厚くすると、開口のアスペクト
比（開口深さ／開口長）が大きくな夛、開口へのゲート
金属の完全埋込みが困難となる点である。
ような２つの大きな欠点が有った。先ず第１は、第５図
（ＣＩにおいて、Ｔ型ゲート形成用のホトレジストパタ
ーン５４を位置合わせによ多形成する際、位置合わせマ
ージンを考慮するとその長さが極めて大きくなシ、Ｔ型
ゲートの張出し部と半導体層との間の寄生容量が大きく
なる点である。第２の欠点は、この寄生容量を低減させ
る為に８ｉ０１膜５１を厚くすると、開口のアスペクト
比（開口深さ／開口長）が大きくな夛、開口へのゲート
金属の完全埋込みが困難となる点である。
本発明の目的は、これらの問題点を解決し、寄生容量を
小さくすると共に、開口のアスペクト比を小さく抑えた
高性能の半導体装置を得ることの出来る半導体装置の製
造方法を提供することにある。
小さくすると共に、開口のアスペクト比を小さく抑えた
高性能の半導体装置を得ることの出来る半導体装置の製
造方法を提供することにある。
本発明の半導体装置の製造方法の構成は、半導体基板上
に半導体能動層を設けこの半導体能動層上に第１および
第２の誘電体膜を積層して形成する工程と、これら誘電
体膜上に所定のホトレジストパターンを形成する工程と
、前記ホトレジストパターンをマスクとして前記第２の
誘電体膜を等方的エッチングによりエツチングし前記第
１の誘電体膜表面を露出させ、さらに前記ホトレジスト
パターンをマスクとして異方性エツチングによシ前記第
１の誘電体膜をエツチングし前記半導体基板表面を露出
させて開口部を形成する工程と、前記ホトレジストパタ
ーンを除去した後その全面に電極金属を被着させる工程
と、前記電極金属を設けた全面に流動性物質を塗布し前
記半導体基板に対し垂直な方向から全面をドライエツチ
ングして前記第２の誘電体膜異面を露出させ前記開口部
にのみに前記電極金属を残す工程とを含むことを特徴と
する半導体装置の製造方法を特徴とする。
に半導体能動層を設けこの半導体能動層上に第１および
第２の誘電体膜を積層して形成する工程と、これら誘電
体膜上に所定のホトレジストパターンを形成する工程と
、前記ホトレジストパターンをマスクとして前記第２の
誘電体膜を等方的エッチングによりエツチングし前記第
１の誘電体膜表面を露出させ、さらに前記ホトレジスト
パターンをマスクとして異方性エツチングによシ前記第
１の誘電体膜をエツチングし前記半導体基板表面を露出
させて開口部を形成する工程と、前記ホトレジストパタ
ーンを除去した後その全面に電極金属を被着させる工程
と、前記電極金属を設けた全面に流動性物質を塗布し前
記半導体基板に対し垂直な方向から全面をドライエツチ
ングして前記第２の誘電体膜異面を露出させ前記開口部
にのみに前記電極金属を残す工程とを含むことを特徴と
する半導体装置の製造方法を特徴とする。
予断面図である。まず、第１図（５）において、半絶縁
性Ｇ ａ Ａ ｓ基板１１中１ｃ、８ｉ＋イオンを選択
注入（５０ｋｅｖ、ｌＸｌ０ＬＳイオｙ ／ｃｌ ）す
ることにより半導体能動層１２を形成し、その表面に厚
み２０００Ａ Ｏ８ｉ３Ｎ、膜１３、更に厚み３００
ｏ；、−の８ｉ０．膜１４を順次被着させる。次に１第
１図（Ｂ）のように、ゲート電極を形成しようとする領
域にホトレジストパターン１５が設けられる。この場合
、開口部の長さは０．２５μｍとする。次に、第１図（
均のように、等方性エツチング、例えばＨＦを用いたつ
エ、トエ、チングによｐ、５ｉ０２膜１４をエツチング
し、５ｉｓＮ＋膜１３を層比させる。この際のエツチン
グは必ずしもジャストエツチングでなくてもよく、若干
のオーバエ、チングは許される。続いて下層の５ｉｓＮ
、膜１３をＣＦ４ガスを用いたりアクティブイオンエツ
チングによシエ、チングし、開口５２を形成する。
性Ｇ ａ Ａ ｓ基板１１中１ｃ、８ｉ＋イオンを選択
注入（５０ｋｅｖ、ｌＸｌ０ＬＳイオｙ ／ｃｌ ）す
ることにより半導体能動層１２を形成し、その表面に厚
み２０００Ａ Ｏ８ｉ３Ｎ、膜１３、更に厚み３００
ｏ；、−の８ｉ０．膜１４を順次被着させる。次に１第
１図（Ｂ）のように、ゲート電極を形成しようとする領
域にホトレジストパターン１５が設けられる。この場合
、開口部の長さは０．２５μｍとする。次に、第１図（
均のように、等方性エツチング、例えばＨＦを用いたつ
エ、トエ、チングによｐ、５ｉ０２膜１４をエツチング
し、５ｉｓＮ＋膜１３を層比させる。この際のエツチン
グは必ずしもジャストエツチングでなくてもよく、若干
のオーバエ、チングは許される。続いて下層の５ｉｓＮ
、膜１３をＣＦ４ガスを用いたりアクティブイオンエツ
チングによシエ、チングし、開口５２を形成する。
次に、ホトレジストを除去し、全面に従来技術と同様の
Ｔ ｉ −Ｐ ｔ−Ａｕのゲート金属５３を蒸着する（
第１図（Ｑ）。ここでｘｉな点はゲート電極用の開口部
５２が２段になっておシ、全誘電体膜厚を５００ ＯＡ
と保ったままで、開口の底部のアスペクト比を小さくし
ている点である。
Ｔ ｉ −Ｐ ｔ−Ａｕのゲート金属５３を蒸着する（
第１図（Ｑ）。ここでｘｉな点はゲート電極用の開口部
５２が２段になっておシ、全誘電体膜厚を５００ ＯＡ
と保ったままで、開口の底部のアスペクト比を小さくし
ている点である。
次に、第１図鋤において、全面にホトレジスト１６を塗
布し、続けてウェーハに対し垂直方向からそのホトレジ
スト１６及び８ｉ０１膜１４上のＴｉ−Ｐｔ−Ａｕゲー
ト金属５３を除去すると、第１図（ト）に示すようなＴ
ｆｉゲート５５が得られる。ここで、Ｔ型ゲート電極の
上部張シ出し部分の大きさは、概略８５Ｎ、の開口面積
に相轟するものであシ、十分小さくできる。次に、ソー
ス、ドレイン％Ｌ極３１．３２を各々通常の方法で形成
すれば、第１図（ト）のようなＧａＡｓＭＥ８ＰＥ’ｌ
ｒを得ることができる。
布し、続けてウェーハに対し垂直方向からそのホトレジ
スト１６及び８ｉ０１膜１４上のＴｉ−Ｐｔ−Ａｕゲー
ト金属５３を除去すると、第１図（ト）に示すようなＴ
ｆｉゲート５５が得られる。ここで、Ｔ型ゲート電極の
上部張シ出し部分の大きさは、概略８５Ｎ、の開口面積
に相轟するものであシ、十分小さくできる。次に、ソー
ス、ドレイン％Ｌ極３１．３２を各々通常の方法で形成
すれば、第１図（ト）のようなＧａＡｓＭＥ８ＰＥ’ｌ
ｒを得ることができる。
第２図は本発明の第２の冥施例の製造工程ｊ欽の断面図
である。まず、第２図（５）において、ゲート電極の開
口部を設ける工程までは、第１図の実施例と同様である
が、次に第２回出）に示すように、ＷＳｉ高融点金）Ａ
２１を被着し、続いて第２図（ＣＪに示すように、ホト
レジストを用いた工、テパ、り法によシ、底部のＳｉ、
凡開口部にのみＷＳｉ膜を残し、つづいて第２図ｑのよ
うに、全面に’ｌ’ １（５００＾）−人ｕ（５０００
Ａ）２２を順次蒸着し、外反エッチバｙｌ、法Ｋｌ）、
５ｉ０１開口部にＴ ｉ −Ａｕ 膜を残している。こ
の方法によると、高信頼性のＷ８ｉ金属の上部の冬にＴ
ｉ−Ａｕが帽子の如く載った構造になシ、信頼性の高い
ＧａＡｓ ＭＥＳＦＥＴの実現が可能である。
である。まず、第２図（５）において、ゲート電極の開
口部を設ける工程までは、第１図の実施例と同様である
が、次に第２回出）に示すように、ＷＳｉ高融点金）Ａ
２１を被着し、続いて第２図（ＣＪに示すように、ホト
レジストを用いた工、テパ、り法によシ、底部のＳｉ、
凡開口部にのみＷＳｉ膜を残し、つづいて第２図ｑのよ
うに、全面に’ｌ’ １（５００＾）−人ｕ（５０００
Ａ）２２を順次蒸着し、外反エッチバｙｌ、法Ｋｌ）、
５ｉ０１開口部にＴ ｉ −Ａｕ 膜を残している。こ
の方法によると、高信頼性のＷ８ｉ金属の上部の冬にＴ
ｉ−Ａｕが帽子の如く載った構造になシ、信頼性の高い
ＧａＡｓ ＭＥＳＦＥＴの実現が可能である。
以上説明したように、本発明における半導体装置の製造
方法においては、ゲート開口部を２段として、底部開口
のアスペクト比を小さく保ちつつ、全誘電体膜の厚みを
厚くするので、寄生容量を低減できると同時に１上部開
口を用いて流動性物質による工、チバック法によｆｉＴ
型ゲートの上部張シ出し量を自動的に制御できるという
長所を有し、高性能な半導体装置を実現することが可能
となる。
方法においては、ゲート開口部を２段として、底部開口
のアスペクト比を小さく保ちつつ、全誘電体膜の厚みを
厚くするので、寄生容量を低減できると同時に１上部開
口を用いて流動性物質による工、チバック法によｆｉＴ
型ゲートの上部張シ出し量を自動的に制御できるという
長所を有し、高性能な半導体装置を実現することが可能
となる。
第１図（８）〜■および第２図四〜のは本発明による半
導体装置の製造方法の第１および第２の実施例を工程順
に示した断面図、第３図乃至第５図は従来技術を示す断
面図である。 １１・・・・・・半絶縁性基板、１２・・・・・・半導
体能動層、１３・・・・・・８ｉ、Ｎ、膜、１４，５１
・・・・・・８ｉへ膜、１５゜５４・・・・・・ホトレ
ジストパターン、１６・・・・・・ホトレジスト、２１
＝−ＷＳ ｉ膜、２２−−−−−− Ｔ ｉ Ｐ ｔ
Ａｕ ＨＫ。 ３１・・・・・・ソース、３２・・・・・・ドレイン、
３３・・・・・・ゲート電極、５２・・・・・・開口、
５３・・・・・・ゲート金属、５５・・・・・・Ｔ型ゲ
ート電極。 ￥Ｊｊ図 筋２０
導体装置の製造方法の第１および第２の実施例を工程順
に示した断面図、第３図乃至第５図は従来技術を示す断
面図である。 １１・・・・・・半絶縁性基板、１２・・・・・・半導
体能動層、１３・・・・・・８ｉ、Ｎ、膜、１４，５１
・・・・・・８ｉへ膜、１５゜５４・・・・・・ホトレ
ジストパターン、１６・・・・・・ホトレジスト、２１
＝−ＷＳ ｉ膜、２２−−−−−− Ｔ ｉ Ｐ ｔ
Ａｕ ＨＫ。 ３１・・・・・・ソース、３２・・・・・・ドレイン、
３３・・・・・・ゲート電極、５２・・・・・・開口、
５３・・・・・・ゲート金属、５５・・・・・・Ｔ型ゲ
ート電極。 ￥Ｊｊ図 筋２０
Claims (1)
- 半導体基板上に半導体能動層を設けこの半導体能動層上
に第１および第２の誘電体膜を積層して形成する工程と
、これら誘電体膜上に所定のホトレジストパターンを形
成する工程と、前記ホトレジストパターンをマスクとし
て前記第２の誘電体膜を等方的エッチングによりエッチ
ングし、前記第１の誘電体膜表面を露出させ、さらに前
記ホトレジストパターンをマスクとして異方性エッチン
グにより前記第１の誘電体膜をエッチングし前記半導体
基板表面を露出させて開口部を形成する工程と、前記ホ
トレジストパターンを除去した後その全面に電極金属を
被着させる工程と、前記電極金属を設けた全面に流動性
物質を塗布し前記半導体基板に対し垂直な方向から全面
をドライエッチングして前記第２の誘電体膜表面を露出
させ、前記開口部にのみに前記電極金属を残す工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28476786A JPS63137481A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28476786A JPS63137481A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137481A true JPS63137481A (ja) | 1988-06-09 |
Family
ID=17682744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28476786A Pending JPS63137481A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137481A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801418A2 (en) * | 1996-04-10 | 1997-10-15 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1986
- 1986-11-28 JP JP28476786A patent/JPS63137481A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801418A2 (en) * | 1996-04-10 | 1997-10-15 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| EP0801418A3 (en) * | 1996-04-10 | 1998-07-29 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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