JPH04160446A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH04160446A JPH04160446A JP2285624A JP28562490A JPH04160446A JP H04160446 A JPH04160446 A JP H04160446A JP 2285624 A JP2285624 A JP 2285624A JP 28562490 A JP28562490 A JP 28562490A JP H04160446 A JPH04160446 A JP H04160446A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、マルチポートメモリに関し、さらに詳しく
は、複数のポートとインターリーブ方式の複数のバンク
とを有するマルチポートメモリに関する。
は、複数のポートとインターリーブ方式の複数のバンク
とを有するマルチポートメモリに関する。
従来のこの種のマルチポートメモリの一例を第３図に示
す。 このマルチポートメモリ５１は、Ａポート５２゜Ｂポー
）５３．Ｃポート５４の３つのポートを有すると共に、
インターリーブ方式の４つのバンク１０．１１，１２．
１３を有している。すなわち、各バンク１０，１１，１
２．１３のデータのアドレスが連続しており、且つ、一
つのバンクではデータのアドレスは３つ飛びになってい
る。 各バンク毎に設けられているコントローラ５５゜５６．
５７．５８は、各ポートからの制御信号ＣＣおよびアド
レスＡＬに基づき、各バンクに対するアクセスの制御を
行う。また、データバッファ６５．６６．６７．６８の
何れのバッファからデータをポートに送り出すか制御す
る。 次に動作を説明する。 Ａポート５２に、下位アドレスＡＬと上位アドレスＡＨ
とが与えられ、且つ、制御信号Ｃによりリード要求があ
ったとする。 Ａポート５２は、上位アドレスＡＨによりリード対象デ
ータがマルチポートメモリ５１にあるか否かを判定する
。マルチポートメモリ５１にあるときは、コントローラ
５５，５６，５７．５８に対し、下位アドレスＡＬを出
力する。また、リード要求を制御信号ＣＣとして出力す
る。 各コントローラ５５，５６．５７．５８は、下位アドレ
スＡＬによりリード対象データが自バンクにあるかどう
かを判定する。いま、バンク１０にあるとすると、コン
トローラ５５は、バンク１０からリード対象のデータを
読み出し、データバッファ６５を介して、Δポート５２
にその読み出したデータを送る。他のコン）・ローラ５
６，５７゜５８は何もしない。 一つのポートのアクセス中のバンク内のデータに対して
、他のポートからアクセス要求があったときは、コント
ローラは、前記−つのポートのアクセスが完了するまで
、他のポートからのアクセス要求を待たさせる。 また、複数のポートから同じバンク内のデータに対して
同時にアクセス要求があったときは、コントローラは、
予め定めた優先度の高いポートをアクセス可能とし、他
のポートのアクセス要求を待たせる。
す。 このマルチポートメモリ５１は、Ａポート５２゜Ｂポー
）５３．Ｃポート５４の３つのポートを有すると共に、
インターリーブ方式の４つのバンク１０．１１，１２．
１３を有している。すなわち、各バンク１０，１１，１
２．１３のデータのアドレスが連続しており、且つ、一
つのバンクではデータのアドレスは３つ飛びになってい
る。 各バンク毎に設けられているコントローラ５５゜５６．
５７．５８は、各ポートからの制御信号ＣＣおよびアド
レスＡＬに基づき、各バンクに対するアクセスの制御を
行う。また、データバッファ６５．６６．６７．６８の
何れのバッファからデータをポートに送り出すか制御す
る。 次に動作を説明する。 Ａポート５２に、下位アドレスＡＬと上位アドレスＡＨ
とが与えられ、且つ、制御信号Ｃによりリード要求があ
ったとする。 Ａポート５２は、上位アドレスＡＨによりリード対象デ
ータがマルチポートメモリ５１にあるか否かを判定する
。マルチポートメモリ５１にあるときは、コントローラ
５５，５６，５７．５８に対し、下位アドレスＡＬを出
力する。また、リード要求を制御信号ＣＣとして出力す
る。 各コントローラ５５，５６．５７．５８は、下位アドレ
スＡＬによりリード対象データが自バンクにあるかどう
かを判定する。いま、バンク１０にあるとすると、コン
トローラ５５は、バンク１０からリード対象のデータを
読み出し、データバッファ６５を介して、Δポート５２
にその読み出したデータを送る。他のコン）・ローラ５
６，５７゜５８は何もしない。 一つのポートのアクセス中のバンク内のデータに対して
、他のポートからアクセス要求があったときは、コント
ローラは、前記−つのポートのアクセスが完了するまで
、他のポートからのアクセス要求を待たさせる。 また、複数のポートから同じバンク内のデータに対して
同時にアクセス要求があったときは、コントローラは、
予め定めた優先度の高いポートをアクセス可能とし、他
のポートのアクセス要求を待たせる。
上記のように、従来のマルチポートメモリでは、複数の
ポートのアクセス競合が起こったとき、アクセスできず
に待たされる場合がある。このため、待たされる側のポ
ートでは、見かけ上、アクセス時間が長くなる問題点が
ある。 そこで、この発明の目的は、アクセスの競合の確率を少
なくシ、見かけ上のアクセス時間を短縮したマルチポー
トメモリを提供することにある。
ポートのアクセス競合が起こったとき、アクセスできず
に待たされる場合がある。このため、待たされる側のポ
ートでは、見かけ上、アクセス時間が長くなる問題点が
ある。 そこで、この発明の目的は、アクセスの競合の確率を少
なくシ、見かけ上のアクセス時間を短縮したマルチポー
トメモリを提供することにある。
この発明のマルチポートメモリは、複数のポートとイン
ターリーブ方式の複数のバンクとを有するマルチポート
メモリにおいて、複数のポートの中から選択した少なく
とも１つのポートに対応して複数のバンクのそれぞれに
データレジスタを設けると共に、前記選択したポートか
らのリード要求に対してはそのリード対象のデータが前
記データレジスタにあるか否か判定し、あるときはデー
タレジスタから前記選択したポートに送り、ないときは
リード対象のデータとそれに連続するデータとを各バン
クから読み出して前記データバッファに格納すると共に
リード対象のデータを前記選択したポートに送り、一方
、前記選択したポート以外のポートからのリード要求に
対してはそのリード対象のデータを前記バンクの一つよ
り読み出して当該ポートに送る制御を実行するリードコ
ントローラを設けたことを構成上の特徴とするものであ
る。 上記構成において、複数のポートの中から選択するポー
トは、例えばＤＭＡポートのように、連続したアドレス
のデータに続けてアクセスするようなポートとするのが
好ましい。 また、リードコントローラは、バンクから読み出してデ
ータレジスタに格納したデータの有効時間を管理するタ
イマ管理手段をさらに具備するのが好ましい。
ターリーブ方式の複数のバンクとを有するマルチポート
メモリにおいて、複数のポートの中から選択した少なく
とも１つのポートに対応して複数のバンクのそれぞれに
データレジスタを設けると共に、前記選択したポートか
らのリード要求に対してはそのリード対象のデータが前
記データレジスタにあるか否か判定し、あるときはデー
タレジスタから前記選択したポートに送り、ないときは
リード対象のデータとそれに連続するデータとを各バン
クから読み出して前記データバッファに格納すると共に
リード対象のデータを前記選択したポートに送り、一方
、前記選択したポート以外のポートからのリード要求に
対してはそのリード対象のデータを前記バンクの一つよ
り読み出して当該ポートに送る制御を実行するリードコ
ントローラを設けたことを構成上の特徴とするものであ
る。 上記構成において、複数のポートの中から選択するポー
トは、例えばＤＭＡポートのように、連続したアドレス
のデータに続けてアクセスするようなポートとするのが
好ましい。 また、リードコントローラは、バンクから読み出してデ
ータレジスタに格納したデータの有効時間を管理するタ
イマ管理手段をさらに具備するのが好ましい。
【作用】
選択したポートからリード要求があったとき、リード対
象のデータを含むように且つ全てのバンクからアドレス
が連続したデータを同時に読み出す。 読み出された各データは、各バンクに対応したデータレ
ジスタにそれぞれ格納される。 あるデータに対するリード要求があったとき、そのデー
タとアドレスが連続したデータに対して次にリード要求
が発行される確率が高いが、そのデータは、データレジ
スタに既に格納されている。 リードコントローラは、リード対象のデータがデータレ
ジスタに格納されているときは、そのデータレジスタか
らデータをポートに送り、バンクにはリード要求を発行
しない。 従って、他のポートからのアクセス要求と競合する確率
が小さくなる。 すなわち、各ポートが待たされる確率が小さくなり、見
掛は上のアクセス時間が短縮される。
象のデータを含むように且つ全てのバンクからアドレス
が連続したデータを同時に読み出す。 読み出された各データは、各バンクに対応したデータレ
ジスタにそれぞれ格納される。 あるデータに対するリード要求があったとき、そのデー
タとアドレスが連続したデータに対して次にリード要求
が発行される確率が高いが、そのデータは、データレジ
スタに既に格納されている。 リードコントローラは、リード対象のデータがデータレ
ジスタに格納されているときは、そのデータレジスタか
らデータをポートに送り、バンクにはリード要求を発行
しない。 従って、他のポートからのアクセス要求と競合する確率
が小さくなる。 すなわち、各ポートが待たされる確率が小さくなり、見
掛は上のアクセス時間が短縮される。
以下、図に示す実施例によりこの発明をさらに詳しく説
明する。なお、これによりこの発明が限定されるもので
はない。 第１図は、この発明の一実施例のマルチポートメモリ１
を示すブロック図である。 このマルチポートメモリ１において、Ｃポート５４およ
びバンク１０〜１３は、先述の従来のマルチポートメモ
リ５１における構成要素と同様の構成要素である。なお
、各バンク１０〜１３は、ＤＲＡＭであってもよいし、
高速ＳＲＡＭを用いてもよい。 Ａポート２およびＢポート３は、次のような構成になっ
ている。但し、Ａポート２とＢポート３とは同じ構成で
あるため、Ａポート２についてのみ説明する。 Ａポート２は、第２図に示すように、アドレスデコーダ
２１と、アドレスレジスタ２２と、アドレスラッチ２３
と、アドレスコンパレータ２４と。 ポートコントローラ２５と、タイマ２６とからなってい
る。 アドレスデコーダ２１は、上位アドレスＡＨをデコード
し、バンク１０〜１３に対応するアドレスであるとき、
被選択信号ＳＬを出力する。 アドレスレジスタ２２は、前記被選択信号ＳＬが出力さ
れたとき、下位アドレスＡＬを読み込み、且つ、出力す
る。出力側のアドレスＡＬＬはアドレスＡＬの下２ビッ
トであり、各バンク１０〜１３に対応する。アドレスＡ
ＬＨはアドレスＡＬの下２ビットを除くビットであり、
各バンク１０〜１３内のデータのアドレスに対応する。 アドレスラッチ２３は、前記アドレスＡＬＨの前回の値
を記憶する。 アドレスコンパレータ２４は、前記アドレスラッチ２３
に記憶した前回のアドレスＡＬＨと今回回のアドレスＡ
Ｌ’Ｈとを比較し、一致または不一致の比較結果信号Ｓ
Ｓを出力する。 ポートコントローラ２５は、制御信号Ｃによりリード要
求があったときに、前記比較結果信号ＳＳが不一致の場
合は、各コントローラ５〜８に対して、アドレスＡＬＬ
を無視し、アドレスＡＬＨに対応する自バンクのデータ
を読み出すように、制御信号ＣＣＸにより指令する。同
時に、アドレスＡＬＬに対応するバンクのデータバッフ
ァに対して、データをＡポートに送るように、リード制
御信号ＲＣにより指令する。 また、ポートコントローラ２５は、制御信号Ｃによりリ
ード要求があったときに、前記比較結果信号ＳＳが一致
の場合は、制御信号ＣＣＸを出力せす、アドレスＡＬＬ
に対応するバンクのデータバッファに対して、データを
Ａポートに送るように、リード制御信号ＲＣにより指令
する。 さらに、ポートコントローラ２５は、制御信号Ｃにより
ライト要求があったときは、アドレスＡＬＬに対応する
バンク内のアドレスＡＬＨに対応するエントリにデータ
を書き込むように、制御信号ＣＣＸにより指令する。同
時に、アドレスＡＬＬに対応するバンクのデータバッフ
ァに対して、Ａポートからのデータを読み込むように、
リード制御信号ＲＣにより指令する。さらに、このとき
、コンパレータ２４からの比較結果信号ＳＳが一致の場
合は、アドレスラッチ２３とタイマ２６をクリアして、
データバッファ１５〜１８のデータレジスタに格納して
いるデータを無効にする。 タイマ２６は、「アドレスＡＬＬを無視し、アドレスＡ
ＬＨに対応する自バンクのデータを読み出す」指令を発
行した後、所定時間以内に、再びリード要求があり、且
つ、その時に比較結果信号ＳＳが一致する条件が成立し
ないと、アドレスラッチ２３をクリアして、データバ・
ンファ１５〜１８のデータレジスタに格納しているデー
タを無効にする。タイマ２６の時間としては、Ａポート
２を介して連続読み出しする場合における読み出し間隔
よりやや大きい時間とするのが好ましい。ＤＭＡの場合
は、数μｓｅｃオーダとなる。 なお、アドレスラッチ２３．コンパレータ２４゜ポート
コントローラ２５およびタイマ２６が、リードコントロ
ーラとしての機能を含んでいる。 第１図に戻り、コントローラ５〜８は、制御信号ＣＣＸ
を解読し、その内容が「アドレスＡＬＬを無視し、アド
レスＡＬＨに対応するデータを読み出す指令」であると
きは、それに従う。この機能以外は従来と同様である。 すなわち、前記指令の場合を除き、アドレスラッチのア
ドレスＡＬＬをデコードし、自バンクに対応する値であ
るときのみ、制御信号ＣＣＸまたはＣＣの指令に応じて
動作する。また、自バンクにアクセスさせるポートがど
のポートであるかの情報とアクセスの内容（リード／ラ
イト）の情報を、対応するデータバッファ１５〜１８に
通知する。 さらに、コントローラ５〜８は、アクセスの競合を調停
する。 なお、Ａポート２またはＢポート３か、「アドレスＡＬ
Ｌを無視し、アドレスＡＬＨに対応するデータを読み出
す指令」を発行したとき、例えばＣポート５４がバンク
１１にアクセス中であったとすると、コントローラ６は
、Ｃポート５４のアクセスが完了するまで、Ａポート２
またはＢポートからのリード要求を待たせるが、このと
き、他のバンク１０，１２．１３がアクセス中でなけれ
ば、コントローラ５，７．８は、Ａポート２またはＢポ
ートからのリード要求を受は付け、指令を直ちに実行す
る。 データバッファ１５〜１８は、Ａポートに対応したレジ
スタと、Ｂポートに対応したレジスタと７Ｃポートに対
応したバッファとを有している。そして、コントローラ
５〜８により通知された情報が［Ａポートからのリード
要求」であるときは、Ａポートに対応したレジスタに、
バンクから読み出したデータをセットする。レジスタか
らＡポート２へのデータの送り出しは、Ａポートからの
リード制御信号ＲＣに従う。 また、コントローラ５〜８により通知された情報が「Ｂ
ポートからのリード要求」であるときは、Ｂポートに対
応したレジスタに、バンクから読み出したデータをセッ
トする。レジスタからＢポート２へのデータの送り出し
は、Ｂポートからのリード制御信号ＲＣに従う。 また、コントローラ５〜８により通知された情報が「Ｃ
ポートからのリード要求」であるときは、Ｃポートに対
応したバッファを介して、バンクから読み出したデータ
をＣポート５４に送り出す。 さらに、データバッファ１５〜１８は、コントローラ５
〜８により通知された情報が「Ａポートからのライト要
求」または［Ｂポートからのライト要求」であるときは
、当該ポートからのデータを、レジスタに書き込む。そ
して、レジスタから対応するバンクに書き込む。コント
ローラ５〜８により通知された情報が「Ｃポートからの
ライト要求」であるときは、Ｃポートからのデータを、
バッファを介して読み込み、バンク内に書き込む。 以上のマルチポートメモリ１では、連続したアドレスの
データを順にＡポート２またはＢポート３が読み出す場
合には、４回のリード要求の内３回はバンク１０〜１３
にアクセスせずにデータバッファのレジスタからデータ
を読み出すことになるから、他のポートとのアクセス競
合が発生する確率は１／４になる。従って、アクセス時
間が、見掛は上、短縮されることになる。 また、速度の遅いバンク１０〜１３からではなく、速度
の速いレジスタからデータを読み出すので、この点でも
アクセス時間が短縮されることになる。 さらに、Ａポート２またはＢポートからデータの書き込
みを行う場合、ポートコントローラ２５は、データをレ
ジスタに書き込んだ時点で外部とのハンドシェイクを完
了しうるから、見掛は上、書き込み時のアクセス時間も
短縮されることになる。 他の実施例としては、バンク数を４以外にしたものが挙
げられる。バンク数が多いほどこの発明の効果は顕著と
なる。また、ポート数を３以外にしたものが挙げられる
。
明する。なお、これによりこの発明が限定されるもので
はない。 第１図は、この発明の一実施例のマルチポートメモリ１
を示すブロック図である。 このマルチポートメモリ１において、Ｃポート５４およ
びバンク１０〜１３は、先述の従来のマルチポートメモ
リ５１における構成要素と同様の構成要素である。なお
、各バンク１０〜１３は、ＤＲＡＭであってもよいし、
高速ＳＲＡＭを用いてもよい。 Ａポート２およびＢポート３は、次のような構成になっ
ている。但し、Ａポート２とＢポート３とは同じ構成で
あるため、Ａポート２についてのみ説明する。 Ａポート２は、第２図に示すように、アドレスデコーダ
２１と、アドレスレジスタ２２と、アドレスラッチ２３
と、アドレスコンパレータ２４と。 ポートコントローラ２５と、タイマ２６とからなってい
る。 アドレスデコーダ２１は、上位アドレスＡＨをデコード
し、バンク１０〜１３に対応するアドレスであるとき、
被選択信号ＳＬを出力する。 アドレスレジスタ２２は、前記被選択信号ＳＬが出力さ
れたとき、下位アドレスＡＬを読み込み、且つ、出力す
る。出力側のアドレスＡＬＬはアドレスＡＬの下２ビッ
トであり、各バンク１０〜１３に対応する。アドレスＡ
ＬＨはアドレスＡＬの下２ビットを除くビットであり、
各バンク１０〜１３内のデータのアドレスに対応する。 アドレスラッチ２３は、前記アドレスＡＬＨの前回の値
を記憶する。 アドレスコンパレータ２４は、前記アドレスラッチ２３
に記憶した前回のアドレスＡＬＨと今回回のアドレスＡ
Ｌ’Ｈとを比較し、一致または不一致の比較結果信号Ｓ
Ｓを出力する。 ポートコントローラ２５は、制御信号Ｃによりリード要
求があったときに、前記比較結果信号ＳＳが不一致の場
合は、各コントローラ５〜８に対して、アドレスＡＬＬ
を無視し、アドレスＡＬＨに対応する自バンクのデータ
を読み出すように、制御信号ＣＣＸにより指令する。同
時に、アドレスＡＬＬに対応するバンクのデータバッフ
ァに対して、データをＡポートに送るように、リード制
御信号ＲＣにより指令する。 また、ポートコントローラ２５は、制御信号Ｃによりリ
ード要求があったときに、前記比較結果信号ＳＳが一致
の場合は、制御信号ＣＣＸを出力せす、アドレスＡＬＬ
に対応するバンクのデータバッファに対して、データを
Ａポートに送るように、リード制御信号ＲＣにより指令
する。 さらに、ポートコントローラ２５は、制御信号Ｃにより
ライト要求があったときは、アドレスＡＬＬに対応する
バンク内のアドレスＡＬＨに対応するエントリにデータ
を書き込むように、制御信号ＣＣＸにより指令する。同
時に、アドレスＡＬＬに対応するバンクのデータバッフ
ァに対して、Ａポートからのデータを読み込むように、
リード制御信号ＲＣにより指令する。さらに、このとき
、コンパレータ２４からの比較結果信号ＳＳが一致の場
合は、アドレスラッチ２３とタイマ２６をクリアして、
データバッファ１５〜１８のデータレジスタに格納して
いるデータを無効にする。 タイマ２６は、「アドレスＡＬＬを無視し、アドレスＡ
ＬＨに対応する自バンクのデータを読み出す」指令を発
行した後、所定時間以内に、再びリード要求があり、且
つ、その時に比較結果信号ＳＳが一致する条件が成立し
ないと、アドレスラッチ２３をクリアして、データバ・
ンファ１５〜１８のデータレジスタに格納しているデー
タを無効にする。タイマ２６の時間としては、Ａポート
２を介して連続読み出しする場合における読み出し間隔
よりやや大きい時間とするのが好ましい。ＤＭＡの場合
は、数μｓｅｃオーダとなる。 なお、アドレスラッチ２３．コンパレータ２４゜ポート
コントローラ２５およびタイマ２６が、リードコントロ
ーラとしての機能を含んでいる。 第１図に戻り、コントローラ５〜８は、制御信号ＣＣＸ
を解読し、その内容が「アドレスＡＬＬを無視し、アド
レスＡＬＨに対応するデータを読み出す指令」であると
きは、それに従う。この機能以外は従来と同様である。 すなわち、前記指令の場合を除き、アドレスラッチのア
ドレスＡＬＬをデコードし、自バンクに対応する値であ
るときのみ、制御信号ＣＣＸまたはＣＣの指令に応じて
動作する。また、自バンクにアクセスさせるポートがど
のポートであるかの情報とアクセスの内容（リード／ラ
イト）の情報を、対応するデータバッファ１５〜１８に
通知する。 さらに、コントローラ５〜８は、アクセスの競合を調停
する。 なお、Ａポート２またはＢポート３か、「アドレスＡＬ
Ｌを無視し、アドレスＡＬＨに対応するデータを読み出
す指令」を発行したとき、例えばＣポート５４がバンク
１１にアクセス中であったとすると、コントローラ６は
、Ｃポート５４のアクセスが完了するまで、Ａポート２
またはＢポートからのリード要求を待たせるが、このと
き、他のバンク１０，１２．１３がアクセス中でなけれ
ば、コントローラ５，７．８は、Ａポート２またはＢポ
ートからのリード要求を受は付け、指令を直ちに実行す
る。 データバッファ１５〜１８は、Ａポートに対応したレジ
スタと、Ｂポートに対応したレジスタと７Ｃポートに対
応したバッファとを有している。そして、コントローラ
５〜８により通知された情報が［Ａポートからのリード
要求」であるときは、Ａポートに対応したレジスタに、
バンクから読み出したデータをセットする。レジスタか
らＡポート２へのデータの送り出しは、Ａポートからの
リード制御信号ＲＣに従う。 また、コントローラ５〜８により通知された情報が「Ｂ
ポートからのリード要求」であるときは、Ｂポートに対
応したレジスタに、バンクから読み出したデータをセッ
トする。レジスタからＢポート２へのデータの送り出し
は、Ｂポートからのリード制御信号ＲＣに従う。 また、コントローラ５〜８により通知された情報が「Ｃ
ポートからのリード要求」であるときは、Ｃポートに対
応したバッファを介して、バンクから読み出したデータ
をＣポート５４に送り出す。 さらに、データバッファ１５〜１８は、コントローラ５
〜８により通知された情報が「Ａポートからのライト要
求」または［Ｂポートからのライト要求」であるときは
、当該ポートからのデータを、レジスタに書き込む。そ
して、レジスタから対応するバンクに書き込む。コント
ローラ５〜８により通知された情報が「Ｃポートからの
ライト要求」であるときは、Ｃポートからのデータを、
バッファを介して読み込み、バンク内に書き込む。 以上のマルチポートメモリ１では、連続したアドレスの
データを順にＡポート２またはＢポート３が読み出す場
合には、４回のリード要求の内３回はバンク１０〜１３
にアクセスせずにデータバッファのレジスタからデータ
を読み出すことになるから、他のポートとのアクセス競
合が発生する確率は１／４になる。従って、アクセス時
間が、見掛は上、短縮されることになる。 また、速度の遅いバンク１０〜１３からではなく、速度
の速いレジスタからデータを読み出すので、この点でも
アクセス時間が短縮されることになる。 さらに、Ａポート２またはＢポートからデータの書き込
みを行う場合、ポートコントローラ２５は、データをレ
ジスタに書き込んだ時点で外部とのハンドシェイクを完
了しうるから、見掛は上、書き込み時のアクセス時間も
短縮されることになる。 他の実施例としては、バンク数を４以外にしたものが挙
げられる。バンク数が多いほどこの発明の効果は顕著と
なる。また、ポート数を３以外にしたものが挙げられる
。
この発明のマルチポートメモリによれば、アクセス競合
の発生する確率が小さくなり、見かけ上のアクセス時間
を短縮することが出来る。 また、データレジスタを設けたポートのり一ド／ライト
の場合には、データレジスタの高速性によってもアクセ
ス時間を短縮できる。
の発生する確率が小さくなり、見かけ上のアクセス時間
を短縮することが出来る。 また、データレジスタを設けたポートのり一ド／ライト
の場合には、データレジスタの高速性によってもアクセ
ス時間を短縮できる。
第１図はこの発明の一実施例のマルチポートメモリのブ
ロック図、第２図は第１図に示すマルチポートメモリに
おけるＡポートの構成を示すブロック図、第３図は従来
のマルチポートメモリの一例のブロック図である。
ロック図、第２図は第１図に示すマルチポートメモリに
おけるＡポートの構成を示すブロック図、第３図は従来
のマルチポートメモリの一例のブロック図である。
１・・・マルチポートメモリ
２・・・Ａポート
３・・・Ｂポート
５４ ・Ｃポート
５〜８・・・コントローラ
１０〜１３・・・バンク
１５〜１８・・・データバッファ
２１・・・アドレスデコーダ
２２・・・アドレスレジスタ
２３・・・アドレスラッチ
２４・・・コンパレータ
２５・・・ポートコン斗ローラ
２６・・・タイマ。
出願人 横河メディカルシステム株式会社代理人
弁理士 有近 紳志部 代理人 弁理士 泉 克 文
弁理士 有近 紳志部 代理人 弁理士 泉 克 文
Claims (1)
- 【特許請求の範囲】 １、複数のポートとインターリーブ方式の複数のバンク
とを有するマルチポートメモリにおいて、 複数のポートの中から選択した少なくとも１つのポート
に対応して複数のバンクのそれぞれにデータレジスタを
設けると共に、前記選択したポートからのリード要求に
対してはそのリード対象のデータが前記データレジスタ
にあるか否か判定し、あるときはデータレジスタから前
記選択したポートに送り、ないときはリード対象のデー
タとそれに連続するデータとを各バンクから読み出して
前記データレジスタに格納すると共にリード対象のデー
タを前記選択したポートに送り、一方、前記選択したポ
ート以外のポートからのリード要求に対してはそのリー
ド対象のデータを前記バンクの一つより読み出して当該
ポートに送る制御を実行するリードコントローラを設け
たことを特徴とするマルチポートメモリ。 ２、リードコントローラが、バンクから読み出してデー
タレジスタに格納したデータの有効時間を管理するタイ
マ管理手段をさらに具備してなる請求項１のマルチポー
トメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285624A JPH04160446A (ja) | 1990-10-23 | 1990-10-23 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285624A JPH04160446A (ja) | 1990-10-23 | 1990-10-23 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160446A true JPH04160446A (ja) | 1992-06-03 |
Family
ID=17693943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285624A Pending JPH04160446A (ja) | 1990-10-23 | 1990-10-23 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095284A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェイスを有するマルチポートメモリ素子 |
| JP2008077825A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
-
1990
- 1990-10-23 JP JP2285624A patent/JPH04160446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095284A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 直列入／出力インターフェイスを有するマルチポートメモリ素子 |
| JP2008077825A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | マルチポートメモリ装置 |
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