JPH0546527A - デユアルポートメモリ回路 - Google Patents
デユアルポートメモリ回路Info
- Publication number
- JPH0546527A JPH0546527A JP3204173A JP20417391A JPH0546527A JP H0546527 A JPH0546527 A JP H0546527A JP 3204173 A JP3204173 A JP 3204173A JP 20417391 A JP20417391 A JP 20417391A JP H0546527 A JPH0546527 A JP H0546527A
- Authority
- JP
- Japan
- Prior art keywords
- port
- dual
- dual port
- bus
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 デュアルポートメモリにおける両方のポート
からの独立したリードアクセスを同時に実現すること
と、リフレッシュサイクル中のリードアクセス要求の待
ち時間を短縮できるデュアルポートメモリ回路を提供す
る。 【構成】 ポート制御部５または６とポートバッファ７
または８を介し、ライトアクセス時にはデュアルポート
メモリ１および２の両方に対してアクセスを行い、リー
ドアクセス時にはいずれか一方のデュアルポートメモリ
１または２にのみアクセスを行う。これによりデュアル
ポートメモリ１および２には同一アドレスに同一データ
が格納され、双方のバス３または４からの独立したリー
ドサイクルを同時に実行できる。
からの独立したリードアクセスを同時に実現すること
と、リフレッシュサイクル中のリードアクセス要求の待
ち時間を短縮できるデュアルポートメモリ回路を提供す
る。 【構成】 ポート制御部５または６とポートバッファ７
または８を介し、ライトアクセス時にはデュアルポート
メモリ１および２の両方に対してアクセスを行い、リー
ドアクセス時にはいずれか一方のデュアルポートメモリ
１または２にのみアクセスを行う。これによりデュアル
ポートメモリ１および２には同一アドレスに同一データ
が格納され、双方のバス３または４からの独立したリー
ドサイクルを同時に実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、デュアルポートメモリ
回路に関する。
回路に関する。
【０００２】
【従来の技術】近年、デュアルポートメモリはその応用
である画像メモリやマルチＣＰＵシステム等に幅広く用
いられている。
である画像メモリやマルチＣＰＵシステム等に幅広く用
いられている。
【０００３】以下に従来のデュアルポートメモリについ
て説明する。図３は従来のデュアルポートメモリのブロ
ック図である。図３において、３０はフレームバッフ
ァ、３１および３２はバス、３３および３４はＩ／Ｏポ
ート、３５はポート制御部である。
て説明する。図３は従来のデュアルポートメモリのブロ
ック図である。図３において、３０はフレームバッフ
ァ、３１および３２はバス、３３および３４はＩ／Ｏポ
ート、３５はポート制御部である。
【０００４】以上のように構成されたデュアルポートメ
モリについて、以下その動作について説明する。まずバ
ス３１よりアクセス要求が生じた場合、ポート制御部３
５はＰＥ１信号によりＩ／Ｏポート３３を介してフレー
ムバッファ３０に対するアクセスを許可し、ＰＥ２信号
によりバス３２からのアクセスは禁止する。またバス３
２よりアクセス要求が生じた場合、ポート制御部３５は
ＰＥ２信号によりＩ／Ｏポート３４介してフレームバッ
ファ３０に対するアクセスを許可し、ＰＥ１信号により
バス３１からのアクセスは禁止する。また両方のバス３
１および３２から同時に同一アドレスに対してリードア
クセスを行うことは可能であるが、両方のバス３１およ
び３２から同時に独立した即ち異なるアドレスに対して
アクセスを行うことはできない。このような場合通常ポ
ートの優先順位に基づき順次アクセスを行い、一方のバ
スがアクセスを行っている状態では他方のバスからアク
セスは行えず待ち状態となる。
モリについて、以下その動作について説明する。まずバ
ス３１よりアクセス要求が生じた場合、ポート制御部３
５はＰＥ１信号によりＩ／Ｏポート３３を介してフレー
ムバッファ３０に対するアクセスを許可し、ＰＥ２信号
によりバス３２からのアクセスは禁止する。またバス３
２よりアクセス要求が生じた場合、ポート制御部３５は
ＰＥ２信号によりＩ／Ｏポート３４介してフレームバッ
ファ３０に対するアクセスを許可し、ＰＥ１信号により
バス３１からのアクセスは禁止する。また両方のバス３
１および３２から同時に同一アドレスに対してリードア
クセスを行うことは可能であるが、両方のバス３１およ
び３２から同時に独立した即ち異なるアドレスに対して
アクセスを行うことはできない。このような場合通常ポ
ートの優先順位に基づき順次アクセスを行い、一方のバ
スがアクセスを行っている状態では他方のバスからアク
セスは行えず待ち状態となる。
【０００５】またその他の方式として、デュアルポート
メモリの内部を二つのページに分割し一方のバスに優先
順位を与え、一方のバスから一方のページに対しアクセ
スを行っている場合には他方のバスからのアクセスはア
クセスを受けていない他方のページに対して行うアクセ
ス方式（以下ページ分割方式と称する）がある（特開昭
６４−３６３６３号公報参照）。
メモリの内部を二つのページに分割し一方のバスに優先
順位を与え、一方のバスから一方のページに対しアクセ
スを行っている場合には他方のバスからのアクセスはア
クセスを受けていない他方のページに対して行うアクセ
ス方式（以下ページ分割方式と称する）がある（特開昭
６４−３６３６３号公報参照）。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、両方のポートから同時に異なるアドレス
に対してアクセスを行うことはできず、ページ分割方式
においても同一ページ内のデータを両方のポートから同
時にアクセスすることはできないので、両方のバスから
同時に異なるアドレスに対してアクセス要求があった場
合には、一方のバスからのアクセスは待ち状態となりア
クセス速度が低下するという課題を有していた。
来の構成では、両方のポートから同時に異なるアドレス
に対してアクセスを行うことはできず、ページ分割方式
においても同一ページ内のデータを両方のポートから同
時にアクセスすることはできないので、両方のバスから
同時に異なるアドレスに対してアクセス要求があった場
合には、一方のバスからのアクセスは待ち状態となりア
クセス速度が低下するという課題を有していた。
【０００７】本発明は上記従来の課題を解決するもの
で、両方のバスからの互いに独立したリードアクセス要
求に対して同時にアクセスを可能とすること、およびデ
ュアルポートメモリのリフレッシュ期間中のリードアク
セスの待ち時間を短縮できるデュアルポートメモリ回路
を提供することを目的とする。
で、両方のバスからの互いに独立したリードアクセス要
求に対して同時にアクセスを可能とすること、およびデ
ュアルポートメモリのリフレッシュ期間中のリードアク
セスの待ち時間を短縮できるデュアルポートメモリ回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のデュアルポートメモリ回路は、独立した２組
のバスに接続されるポート制御部と２個のデュアルポー
トメモリを備え、制御部は一方のバスからライトアクセ
ス要求が生じた場合には、２個のデュアルポートメモリ
に対して同時に同一アドレスに同一データを書き込み、
他方のバスからライトアクセス要求が生じた場合には、
２個のデュアルポートメモリに対して他方のポートより
同時に同一アドレスに同一データを書き込み、一方のバ
スからリードアクセス要求が生じた場合には、２個のデ
ュアルポートメモリの中の一方からデータを読み出し、
他方のバスからのリードアクセス要求が生じた場合に
は、２個のデュアルポートメモリの中の他方からデータ
を読み出す構成を有している
に本発明のデュアルポートメモリ回路は、独立した２組
のバスに接続されるポート制御部と２個のデュアルポー
トメモリを備え、制御部は一方のバスからライトアクセ
ス要求が生じた場合には、２個のデュアルポートメモリ
に対して同時に同一アドレスに同一データを書き込み、
他方のバスからライトアクセス要求が生じた場合には、
２個のデュアルポートメモリに対して他方のポートより
同時に同一アドレスに同一データを書き込み、一方のバ
スからリードアクセス要求が生じた場合には、２個のデ
ュアルポートメモリの中の一方からデータを読み出し、
他方のバスからのリードアクセス要求が生じた場合に
は、２個のデュアルポートメモリの中の他方からデータ
を読み出す構成を有している
【０００９】。
【作用】この構成によって、２個のデュアルポートメモ
リには同一アドレスに同一データが格納されているの
で、各々のバスからのリードアクセス要求に応じるデュ
アルポートメモリを個々に割り当てることによって双方
のバスからの独立したリードアクセス要求に対してアク
セスを同時に行うことができ、デュアルポートメモリの
アクセスの待ち時間を短縮できる。
リには同一アドレスに同一データが格納されているの
で、各々のバスからのリードアクセス要求に応じるデュ
アルポートメモリを個々に割り当てることによって双方
のバスからの独立したリードアクセス要求に対してアク
セスを同時に行うことができ、デュアルポートメモリの
アクセスの待ち時間を短縮できる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるデ
ュアルポートメモリ回路のブロック図である。図１にお
いて、１および２はデュアルポートメモリ、３および４
はバス、５および６はポート制御部、７および８はポー
トバッファである。
しながら説明する。図１は本発明の一実施例におけるデ
ュアルポートメモリ回路のブロック図である。図１にお
いて、１および２はデュアルポートメモリ、３および４
はバス、５および６はポート制御部、７および８はポー
トバッファである。
【００１１】以上のように構成されたデュアルポートメ
モリ回路について、以下その動作を説明する。まずバス
３からポート制御部５に対してライトアクセス要求があ
るとポート制御部５はＤＷＥ１信号によりポートバッフ
ア７をオン（ＯＮ）とし、デュアルポートメモリ１およ
び２の同一アドレスに同一データを書き込む。同様にバ
ス４からポート制御部６に対してライトアクセス要求が
あるとポート制御部６はＤＷＥ２信号によりポートバッ
フア８をＯＮとし、デュアルポートメモリ１および２の
同一アドレスに同一データを書き込む。このようにし
て、いずれかのバスからライトアクセス要求があった場
合には双方のデュアルポートメモリに対してライトアク
セスを行う。
モリ回路について、以下その動作を説明する。まずバス
３からポート制御部５に対してライトアクセス要求があ
るとポート制御部５はＤＷＥ１信号によりポートバッフ
ア７をオン（ＯＮ）とし、デュアルポートメモリ１およ
び２の同一アドレスに同一データを書き込む。同様にバ
ス４からポート制御部６に対してライトアクセス要求が
あるとポート制御部６はＤＷＥ２信号によりポートバッ
フア８をＯＮとし、デュアルポートメモリ１および２の
同一アドレスに同一データを書き込む。このようにし
て、いずれかのバスからライトアクセス要求があった場
合には双方のデュアルポートメモリに対してライトアク
セスを行う。
【００１２】また、バス３からポート制御部５に対して
リードアクセス要求があるとポート制御部５はＤＷＥ１
信号によりポートバッフア７をオフ（ＯＦＦ）とし、デ
ュアルポートメモリ１からのみアクセスを行う。同様に
バス４からポート制御部６に対してリードアクセス要求
があるとポート制御部６はＤＷＥ２信号よりポートバッ
フア８をＯＦＦとし、デュアルポートメモリ２からのみ
アクセスを行う。
リードアクセス要求があるとポート制御部５はＤＷＥ１
信号によりポートバッフア７をオフ（ＯＦＦ）とし、デ
ュアルポートメモリ１からのみアクセスを行う。同様に
バス４からポート制御部６に対してリードアクセス要求
があるとポート制御部６はＤＷＥ２信号よりポートバッ
フア８をＯＦＦとし、デュアルポートメモリ２からのみ
アクセスを行う。
【００１３】このように２個のデュアルポートメモリの
同一アドレスに同一データが格納されているので、リー
ドアクセス時には１個のデュアルポートメモリからのみ
アクセスすることにより、双方のバスからの独立したリ
ードアクセス要求に対して同時にアクセスが可能であ
る。
同一アドレスに同一データが格納されているので、リー
ドアクセス時には１個のデュアルポートメモリからのみ
アクセスすることにより、双方のバスからの独立したリ
ードアクセス要求に対して同時にアクセスが可能であ
る。
【００１４】次に本実施例のデュアルポートメモリ回路
にポート調停部を付加した例について説明する。図２は
本発明の他の実施例におけるポート調停部を付加したデ
ュアルポートメモリ回路のブロック図である。図２にお
いて１および２はデュアルポートメモリ、３および４は
バス、５および６はポート制御部、７、８、９、１０は
ポートバッファ、１１がポート調停部である。
にポート調停部を付加した例について説明する。図２は
本発明の他の実施例におけるポート調停部を付加したデ
ュアルポートメモリ回路のブロック図である。図２にお
いて１および２はデュアルポートメモリ、３および４は
バス、５および６はポート制御部、７、８、９、１０は
ポートバッファ、１１がポート調停部である。
【００１５】以上のように構成されたデュアルポートメ
モリ回路について、以下その動作を説明する。この例で
はポート調停部１１により、デュアルポートメモリ１お
よび２のリフレッシュサイクルを交互に実行する。すな
わちポート調停部１１はデュアルポートメモリ１および
２の各々にリフレッシュ要求ＲＥ１及びＲＥ２を交互に
出す。さらにポート調停部１１は、デュアルポートメモ
リ１のリフレッシュサイクル中にバス３または４からの
リードアクセス要求があった場合、ポートバッファ７ま
たは１０をＯＮにしデュアルポートメモリ２に対してア
クセスを行う。同様にデュアルポートメモリ２のリフレ
ッシュサイクル中にバス３または４からリードアクセス
要求にがあった場合、ポート調停部１１はポートバッフ
ァ９または１０をＯＮにしデュアルポートメモリ１に対
してアクセスを行う。したがってデュアルポートメモリ
１または２の一方がリフレッシュサイクル中であっても
バス３または４の一方のみからのリードアクセス要求で
あれば、待ち時間を短縮することができる。
モリ回路について、以下その動作を説明する。この例で
はポート調停部１１により、デュアルポートメモリ１お
よび２のリフレッシュサイクルを交互に実行する。すな
わちポート調停部１１はデュアルポートメモリ１および
２の各々にリフレッシュ要求ＲＥ１及びＲＥ２を交互に
出す。さらにポート調停部１１は、デュアルポートメモ
リ１のリフレッシュサイクル中にバス３または４からの
リードアクセス要求があった場合、ポートバッファ７ま
たは１０をＯＮにしデュアルポートメモリ２に対してア
クセスを行う。同様にデュアルポートメモリ２のリフレ
ッシュサイクル中にバス３または４からリードアクセス
要求にがあった場合、ポート調停部１１はポートバッフ
ァ９または１０をＯＮにしデュアルポートメモリ１に対
してアクセスを行う。したがってデュアルポートメモリ
１または２の一方がリフレッシュサイクル中であっても
バス３または４の一方のみからのリードアクセス要求で
あれば、待ち時間を短縮することができる。
【００１６】なお図１および図２に示す実施例ではデュ
アルポートメモリを利用したが、画像用メモリおよびマ
ルチポートメモリを利用して同様の効果が得られる。
アルポートメモリを利用したが、画像用メモリおよびマ
ルチポートメモリを利用して同様の効果が得られる。
【００１７】
【発明の効果】以上のように、本発明は２個のデュアル
ポートメモリとポート制御部によりデュアルポートメモ
リ回路を構成することにより、２組のバスからの異なる
アドレスに対するリードアクセス要求を同時に行うこと
が可能であり、またポート制御部を付加することにより
デュアルポートメモリのリフレッシュサイクル中のリー
ド要求の待ち時間を短縮することが可能である。
ポートメモリとポート制御部によりデュアルポートメモ
リ回路を構成することにより、２組のバスからの異なる
アドレスに対するリードアクセス要求を同時に行うこと
が可能であり、またポート制御部を付加することにより
デュアルポートメモリのリフレッシュサイクル中のリー
ド要求の待ち時間を短縮することが可能である。
【図１】本発明の一実施例におけるデュアルポートメモ
リ回路のブロック図
リ回路のブロック図
【図２】本発明の他の実施例におけるポート調停部を付
加したデュアルポートメモリ回路のブロック図
加したデュアルポートメモリ回路のブロック図
【図３】従来のデュアルポートメモリのブロック図
１，２ デュアルポートメモリ ３，４ バス ５，６ ポート制御部
Claims (2)
- 【請求項１】 ２組のバスと前記２組のバスに接続する
ポート制御部と２個のデュアルポートメモリを備え、前
記ポート制御部は前記２個のデュアルポートメモリの各
ポートへのアクセスを制御し、一方のバスからライトア
クセス要求が生じた場合には前記２個のデュアルポート
メモリに対して一方のバスより同時に同一アドレスに同
一データを書き込み、他方のバスからライトアクセス要
求が生じた場合には前記２個のデュアルポートメモリに
対して他方のポートより同時に同一アドレスに同一デー
タを書き込み、一方のバスからリードアクセス要求が生
じた場合には前記２組のデュアルポートメモリの中の一
方からデータを読み出し、他方のバスからのリードアク
セス要求が生じた場合には他方のデュアルポートメモリ
からデータを読み出すデュアルポートメモリ回路。 - 【請求項２】 ２個のデュアルポートメモリのリフレッ
シュサイクルを交互に発生し、一方のデュアルポートメ
モリが作業中のときに一方のバスからリードアクセス要
求が生じた場合には他方のデュアルポートメモリへのア
クセスを許可し、かつ他方のバスにはアクセスを禁止す
るポート調停部を備えた請求項１記載のデュアルポート
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204173A JPH0546527A (ja) | 1991-08-14 | 1991-08-14 | デユアルポートメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204173A JPH0546527A (ja) | 1991-08-14 | 1991-08-14 | デユアルポートメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546527A true JPH0546527A (ja) | 1993-02-26 |
Family
ID=16486047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204173A Pending JPH0546527A (ja) | 1991-08-14 | 1991-08-14 | デユアルポートメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546527A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0776228A (ja) * | 1993-09-07 | 1995-03-20 | Nippon Home Keizai Kenkyusho:Kk | 電気自動車用電力供給装置 |
| KR100432218B1 (ko) * | 2001-07-28 | 2004-05-22 | 삼성전자주식회사 | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| KR100663384B1 (ko) * | 2005-12-30 | 2007-01-02 | 엠텍비젼 주식회사 | 메모리 인터페이스 장치 및 방법 |
| KR100849508B1 (ko) * | 2007-02-27 | 2008-07-31 | 엠텍비젼 주식회사 | 바이패스 구조를 갖는 듀얼 포트 메모리 |
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
-
1991
- 1991-08-14 JP JP3204173A patent/JPH0546527A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0776228A (ja) * | 1993-09-07 | 1995-03-20 | Nippon Home Keizai Kenkyusho:Kk | 電気自動車用電力供給装置 |
| KR100432218B1 (ko) * | 2001-07-28 | 2004-05-22 | 삼성전자주식회사 | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009064548A (ja) * | 2003-03-13 | 2009-03-26 | Marvell World Trade Ltd | マルチポートメモリアーキテクチャ、装置、システム、および方法 |
| KR100663384B1 (ko) * | 2005-12-30 | 2007-01-02 | 엠텍비젼 주식회사 | 메모리 인터페이스 장치 및 방법 |
| KR100849508B1 (ko) * | 2007-02-27 | 2008-07-31 | 엠텍비젼 주식회사 | 바이패스 구조를 갖는 듀얼 포트 메모리 |
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