JPH04155957A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04155957A JPH04155957A JP28227290A JP28227290A JPH04155957A JP H04155957 A JPH04155957 A JP H04155957A JP 28227290 A JP28227290 A JP 28227290A JP 28227290 A JP28227290 A JP 28227290A JP H04155957 A JPH04155957 A JP H04155957A
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- Japan
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- wiring
- electrodes
- potential power
- power supply
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に静電保護素子を有する
半導体装置に関する。
半導体装置に関する。
従来の静電保護素子を有する半導体装置は、第３図に示
すように、Ｐ型シリコン基板１の一主面に選択的に設け
たＮ＋型埋込層３ａ、３ｂ及びＰ“型拡散層４を形成し
た後、Ｎ型エピタキシャル層を成長させる。次に、Ｎ型
エピタキシャル層を選択に酸化してＰ型シリコン基板１
．Ｎ＋型埋込層３ａ、３ｂ、Ｐ＋型埋込層４の夫々に達
する素子分離用のフィールド酸化膜２を形成し、Ｎ＋型
埋込層３の上のＮ型領域５ａ、５ｂ及びＮ＋型埋込層３
ｂ上のＮ型領域５ｃ、５ｄを形成する。
すように、Ｐ型シリコン基板１の一主面に選択的に設け
たＮ＋型埋込層３ａ、３ｂ及びＰ“型拡散層４を形成し
た後、Ｎ型エピタキシャル層を成長させる。次に、Ｎ型
エピタキシャル層を選択に酸化してＰ型シリコン基板１
．Ｎ＋型埋込層３ａ、３ｂ、Ｐ＋型埋込層４の夫々に達
する素子分離用のフィールド酸化膜２を形成し、Ｎ＋型
埋込層３の上のＮ型領域５ａ、５ｂ及びＮ＋型埋込層３
ｂ上のＮ型領域５ｃ、５ｄを形成する。
次に選択的にＰ型不純物を導入してＰ型シリコン基板１
に接続するＰ１型拡散層２０を設ける９次に、Ｎ型領域
５ｂ、５ｃの表面にＰ型不純物を導入してＰ型拡散層２
１ａ、２１ｂを設ける０次に、Ｎ型領域５ａ、５ｄ及び
Ｐ型拡散層２１ａ。
に接続するＰ１型拡散層２０を設ける９次に、Ｎ型領域
５ｂ、５ｃの表面にＰ型不純物を導入してＰ型拡散層２
１ａ、２１ｂを設ける０次に、Ｎ型領域５ａ、５ｄ及び
Ｐ型拡散層２１ａ。
２１ｂ、２０の夫々に接続する電極１２，１５゜１３．
１４．１６を夫々設ける０次に全面に窒化シリコン膜１
７を堆積して電極１５上にコンタクト孔を設け、コンタ
クト孔の電極１５と接続する配線１８を選択的に設ける
。次に、配線１８を含む表面に窒化シリコン膜１９を堆
積して配線１８上にコンタクト孔を設ける。
１４．１６を夫々設ける０次に全面に窒化シリコン膜１
７を堆積して電極１５上にコンタクト孔を設け、コンタ
クト孔の電極１５と接続する配線１８を選択的に設ける
。次に、配線１８を含む表面に窒化シリコン膜１９を堆
積して配線１８上にコンタクト孔を設ける。
ここで、電極１２及び電極１４は入出力端子に接続され
、電極１３と電極１６は低電位電源ＶＤＤに接続され、
配線１８は高電位電源ＶＣＣに接続され、静電保護素子
部を構成する。
、電極１３と電極１６は低電位電源ＶＤＤに接続され、
配線１８は高電位電源ＶＣＣに接続され、静電保護素子
部を構成する。
なお、Ｎ型領域の下部にＮ１型埋込層を設けてもよい。
第４図は第３図の等価回路図である。
第４図に示すように、高電位側電源■ＤＤと入出力端子
間にダイオード２３、低電位側電源ｖｃＣと入出力端子
間にダイオード２４、電源ＶＤＤとＶＣＣ間にダイオー
ド２５を付加している。
間にダイオード２３、低電位側電源ｖｃＣと入出力端子
間にダイオード２４、電源ＶＤＤとＶＣＣ間にダイオー
ド２５を付加している。
電源ＶＤＤ、 ＶＣＣと入出力端子間又は電源ＶＤＤと
ｖｃｃ間に、静電気によるパルス電圧が印加された瞬間
、ダイオードは容量と等価となるため、静電気による電
荷は上記のダイオードに蓄積される。
ｖｃｃ間に、静電気によるパルス電圧が印加された瞬間
、ダイオードは容量と等価となるため、静電気による電
荷は上記のダイオードに蓄積される。
その後、静電気によるｔｉは、順バイアスとなるダイオ
ードを通して電源Ｖ ＤＤ 、 Ｖ ｃｃと入出力端子
間又は電ＭＶ０と７００間を流れるか、逆バイアスとな
るダイオードのブレークダウンにより電源■ＤＤ、Ｖｃ
ｃと入出力端子間又は電源ｖＤｔＩと７００間を流れる
。
ードを通して電源Ｖ ＤＤ 、 Ｖ ｃｃと入出力端子
間又は電ＭＶ０と７００間を流れるか、逆バイアスとな
るダイオードのブレークダウンにより電源■ＤＤ、Ｖｃ
ｃと入出力端子間又は電源ｖＤｔＩと７００間を流れる
。
また、従来の半導体装置の素子領域以外は、厚いシリコ
ン酸化膜２で覆われている。
ン酸化膜２で覆われている。
この従来の半導体装置は、高電圧の静電気が印加された
とき、電源間に付加されるダイオードが小さいため、静
電気が印加された瞬間にダイオードに蓄積されるべき電
荷が内部回路に流れ、内部回路が破壊する欠点が有った
。
とき、電源間に付加されるダイオードが小さいため、静
電気が印加された瞬間にダイオードに蓄積されるべき電
荷が内部回路に流れ、内部回路が破壊する欠点が有った
。
本発明の半導体装置は、Ｐ型半導体基板上に設けて入出
力端子と前記半導体基板間の保護ダイオードを形成する
第１のＮ型領域と、高電位電源と前記半導体基板間の保
護ダイオードを形成する第２のＮ型領域と、第２のＮ型
領域の表面に設けて前記高電位を源と入出力端子間の保
護ダイオードを形成するＰ型領域とを有する半導体装置
において、前記半導体基板上に設けた第３のＮ型領域に
より前記高電位電源と半導体基板間の保護ダイオードに
並列に接続した接合面積の大きい保護ダイオードを備え
ている。
力端子と前記半導体基板間の保護ダイオードを形成する
第１のＮ型領域と、高電位電源と前記半導体基板間の保
護ダイオードを形成する第２のＮ型領域と、第２のＮ型
領域の表面に設けて前記高電位を源と入出力端子間の保
護ダイオードを形成するＰ型領域とを有する半導体装置
において、前記半導体基板上に設けた第３のＮ型領域に
より前記高電位電源と半導体基板間の保護ダイオードに
並列に接続した接合面積の大きい保護ダイオードを備え
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は第１図の等価回路図である。
、第２図は第１図の等価回路図である。
第１図及び第２図に示すように、Ｐ型シリコン基板１の
一生面に選択的に設けたＮ１型埋込層３ａ、３ｂ及びＰ
＋型拡散層４を形成した後、Ｎ型エピタキシャル層を成
長させる０次に、Ｎ型エピタキシャル層を選択的に酸化
してＰ型シリコン基板１．Ｎ１型埋込層３ａ、３ｂ、Ｐ
＋型埋込層４の夫々に達する素子分離用のフィールド酸
化Ｍ２を形成し、Ｎ１型埋込層３ａ上のＮ型領域５ａ。
一生面に選択的に設けたＮ１型埋込層３ａ、３ｂ及びＰ
＋型拡散層４を形成した後、Ｎ型エピタキシャル層を成
長させる０次に、Ｎ型エピタキシャル層を選択的に酸化
してＰ型シリコン基板１．Ｎ１型埋込層３ａ、３ｂ、Ｐ
＋型埋込層４の夫々に達する素子分離用のフィールド酸
化Ｍ２を形成し、Ｎ１型埋込層３ａ上のＮ型領域５ａ。
５ｂ及びＮゝ型埋込層３ｂ上のＮ型領域５ｃ、５ｄ及び
Ｐ型シリコン基板上のＮ型領域５ｅを形成する０次に選
択的にＰ型不純物を導入してＰ型シリコン基板１に接続
するＰゝ型拡散層２０を設ける０次に、Ｎ型領域５ｂ、
５ｃの表面にＰ型不純物を導入してＰ型拡散層２１ａ、
２１ｂを設ける０次に、Ｎ型領域５ａ、５ｄ、５ｅ及び
Ｐ型拡散層２１ａ、２１ｂ、２０の夫々に接続する電極
１２．１５，２２，１３．１４．１６を夫々設ける０次
に、全面に窒化シリコン膜１７を堆積して電極１５．２
２上にコンタクト孔を設け、コンタクト孔の電極１５．
２２と接続する配線１８を選択的に設ける０次に、配線
１８を含む表面に窒化シリコン膜１９を堆積して配線１
８上にコンタクト孔を設ける。
Ｐ型シリコン基板上のＮ型領域５ｅを形成する０次に選
択的にＰ型不純物を導入してＰ型シリコン基板１に接続
するＰゝ型拡散層２０を設ける０次に、Ｎ型領域５ｂ、
５ｃの表面にＰ型不純物を導入してＰ型拡散層２１ａ、
２１ｂを設ける０次に、Ｎ型領域５ａ、５ｄ、５ｅ及び
Ｐ型拡散層２１ａ、２１ｂ、２０の夫々に接続する電極
１２．１５，２２，１３．１４．１６を夫々設ける０次
に、全面に窒化シリコン膜１７を堆積して電極１５．２
２上にコンタクト孔を設け、コンタクト孔の電極１５．
２２と接続する配線１８を選択的に設ける０次に、配線
１８を含む表面に窒化シリコン膜１９を堆積して配線１
８上にコンタクト孔を設ける。
ここで、電゛極１２及び電極１４は入出力端子に接続さ
れ、電極１３と電極１６は低電位電源ＶＣＣに接続され
、配線１８は高電位電源■ＤＤに接続され静電保護素子
部を構成する。
れ、電極１３と電極１６は低電位電源ＶＣＣに接続され
、配線１８は高電位電源■ＤＤに接続され静電保護素子
部を構成する。
以上、説明したように本発明は、素子領域、素予分離領
域および配線領域以外の領域の一導電型半導体基板上に
反対導電型エピタキシャル層を有し、反対導電型エピタ
キシャル層上に電源に通じる配線パターンを有している
ことにより、高電位電源と低電位電源間に大きな接合面
積を有するダイオードを得ることができる。静電気が印
加された瞬間、このダイオードが、大きな容量と等価と
なり電荷の大部分を蓄積できるため、内部回路に流れる
電流を減少させることができる。
域および配線領域以外の領域の一導電型半導体基板上に
反対導電型エピタキシャル層を有し、反対導電型エピタ
キシャル層上に電源に通じる配線パターンを有している
ことにより、高電位電源と低電位電源間に大きな接合面
積を有するダイオードを得ることができる。静電気が印
加された瞬間、このダイオードが、大きな容量と等価と
なり電荷の大部分を蓄積できるため、内部回路に流れる
電流を減少させることができる。
したがって、内部回路の破損を防止することができる。
第１図は、本発明の一実施例を示す半導体チップの断面
図、第２図は第１図の等価回路図、第３図は従来の半導
体装１の一例を示す半導体チップの断面図、第４図は第
３図の等価回路図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３ａ、３ｂ・・・Ｎ型埋込層、４・・・Ｐ＋型拡散層
、５ａ、５ｂ、５ｃ、５ｄ、 ５ｅ−Ｎ型領域、１２、
１３． １４． １５． １６． ２２・・・を極、
１７．１９・・・窒化シリコン膜、１８・・・配線、２
０・・・Ｐ＋型拡散層、２１・・・Ｐ型拡散層。
図、第２図は第１図の等価回路図、第３図は従来の半導
体装１の一例を示す半導体チップの断面図、第４図は第
３図の等価回路図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３ａ、３ｂ・・・Ｎ型埋込層、４・・・Ｐ＋型拡散層
、５ａ、５ｂ、５ｃ、５ｄ、 ５ｅ−Ｎ型領域、１２、
１３． １４． １５． １６． ２２・・・を極、
１７．１９・・・窒化シリコン膜、１８・・・配線、２
０・・・Ｐ＋型拡散層、２１・・・Ｐ型拡散層。
Claims (1)
- Ｐ型半導体基板上に設けて入出力端子と前記半導体基
板間の保護ダイオードを形成する第１のＮ型領域と、高
電位電源と前記半導体基板間の保護ダイオードを形成す
る第２のＮ型領域と、第２のＮ型領域の表面に設けて前
記高電位電源と入出力端子間の保護ダイオードを形成す
るＰ型領域とを有する半導体装置において、前記半導体
基板上に設けた第３のＮ型領域により前記高電位電源と
半導体基板間の保護ダイオードに並列に接続した接合面
積の大きい保護ダイオードを備えたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28227290A JPH04155957A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28227290A JPH04155957A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155957A true JPH04155957A (ja) | 1992-05-28 |
Family
ID=17650291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28227290A Pending JPH04155957A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751041A (en) * | 1995-10-23 | 1998-05-12 | Denso Corporataion | Semiconductor integrated circuit device |
-
1990
- 1990-10-19 JP JP28227290A patent/JPH04155957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751041A (en) * | 1995-10-23 | 1998-05-12 | Denso Corporataion | Semiconductor integrated circuit device |
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