JPH039529A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH039529A JPH039529A JP14302089A JP14302089A JPH039529A JP H039529 A JPH039529 A JP H039529A JP 14302089 A JP14302089 A JP 14302089A JP 14302089 A JP14302089 A JP 14302089A JP H039529 A JPH039529 A JP H039529A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- diffusion region
- silicon film
- concentration diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 239000012141 concentrate Substances 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、低濃度拡散ドレイン構造（以下ＬＤＤ構造と
いう）を有するＭＯＳトランジスタの製造方法に関する
ものである。
いう）を有するＭＯＳトランジスタの製造方法に関する
ものである。
（従来の技術）
この種の従来のＬＤＤ構造のＭＯＳトランジスタの製造
方法について、第２図により説明する。
方法について、第２図により説明する。
まず、シリコン基板１の表面に酸化膜および多結晶シリ
コン膜を積層して形成した後、ホトリソグラフィ技術等
を利用してゲート酸化膜２およびゲート電極３を構成す
る。次に、イオン注入法により、リンイオンを注入し、
低濃度（ｎ−）拡散領域４を構成する。続いて、」二記
のゲート電極３の側面に、化学的気相成長法（以下ＣＶ
Ｄ法という）によりスペーサの役目を持つ側壁酸化膜５
を形成した後、イオン注入法によりヒ素イオンを注入し
、ソースおよびドレインとなる高濃度（ｎ”）拡散領域
６を形成する。なお、このようなＬＤＤ構造は、低濃度
（ｎ−）拡散領域を介在させることによって不純物濃度
勾配をゆるくし、チャンネル領域の電界を弱めるもので
ある。
コン膜を積層して形成した後、ホトリソグラフィ技術等
を利用してゲート酸化膜２およびゲート電極３を構成す
る。次に、イオン注入法により、リンイオンを注入し、
低濃度（ｎ−）拡散領域４を構成する。続いて、」二記
のゲート電極３の側面に、化学的気相成長法（以下ＣＶ
Ｄ法という）によりスペーサの役目を持つ側壁酸化膜５
を形成した後、イオン注入法によりヒ素イオンを注入し
、ソースおよびドレインとなる高濃度（ｎ”）拡散領域
６を形成する。なお、このようなＬＤＤ構造は、低濃度
（ｎ−）拡散領域を介在させることによって不純物濃度
勾配をゆるくし、チャンネル領域の電界を弱めるもので
ある。
（発明が解決しようとする課題）
しかしながら、上記の構成ではホットキャリアの発生の
箇所が側壁酸化膜５の下部に位置し、しかもＣＶＤ法に
よる側壁酸化膜５は、界面準位が多いため、ホットキャ
リアの注入が促進され、且つ、捕獲され易く、特性が劣
化するという問題があった。
箇所が側壁酸化膜５の下部に位置し、しかもＣＶＤ法に
よる側壁酸化膜５は、界面準位が多いため、ホットキャ
リアの注入が促進され、且つ、捕獲され易く、特性が劣
化するという問題があった。
本発明は、上記の問題を解決するもので、ホットキャリ
アの発生を抑制し、且つその捕獲量を低減するＭＯＳト
ランジスタの製造方法を提供するものである。
アの発生を抑制し、且つその捕獲量を低減するＭＯＳト
ランジスタの製造方法を提供するものである。
（課題を解決するための手段）
上記の課題を解決するため、本発明は、多結晶シリコン
膜上に堆積させた。窒化ケイ素膜に、パターニングした
ホトレジスト膜を形成した後、上記のシリコン窒化膜と
多結晶シリコン膜の途中までをエツチングで除去し、次
に、上記の窒化ケイ素膜のパターンをマスクとして熱酸
化し多結晶シリコン膜の全面を酸化ケイ素膜で覆う。次
に、上記の窒化ケイ素膜をマスクとしてシリコン基板上
までエツチングし熱酸化ケイ素膜と多結晶シリコン膜を
除去する。このエツチングにより、ゲート電極となる多
結晶シリコン膜の側面に形成された熱酸化ケイ素膜は、
残るので、上記の多結晶シリコン膜とその側面の熱酸化
ケイ素膜をマスクとして、イオン注入法により高濃度（
ｒげ）拡散領域を形成する１次に、上記の熱酸化ケイ素
膜を除去した後、イオン注入法により低濃度（ｎ−）拡
散領域を形成し、最後に、熱処理によって多結晶シリコ
ン膜に薄いシリコン酸化膜を形成する。
膜上に堆積させた。窒化ケイ素膜に、パターニングした
ホトレジスト膜を形成した後、上記のシリコン窒化膜と
多結晶シリコン膜の途中までをエツチングで除去し、次
に、上記の窒化ケイ素膜のパターンをマスクとして熱酸
化し多結晶シリコン膜の全面を酸化ケイ素膜で覆う。次
に、上記の窒化ケイ素膜をマスクとしてシリコン基板上
までエツチングし熱酸化ケイ素膜と多結晶シリコン膜を
除去する。このエツチングにより、ゲート電極となる多
結晶シリコン膜の側面に形成された熱酸化ケイ素膜は、
残るので、上記の多結晶シリコン膜とその側面の熱酸化
ケイ素膜をマスクとして、イオン注入法により高濃度（
ｒげ）拡散領域を形成する１次に、上記の熱酸化ケイ素
膜を除去した後、イオン注入法により低濃度（ｎ−）拡
散領域を形成し、最後に、熱処理によって多結晶シリコ
ン膜に薄いシリコン酸化膜を形成する。
（作 用）
上記の製造方法により、不純物拡散領域に電界が集中し
、ホットキャリアが発生しても、低濃度（ｎ−）拡散領
域と接しているゲート酸化膜は、熱酸化膜であるため、
界面準位が少なく、捕獲が抑制され、また、捕獲された
場合でも、ゲート電圧により制御が可能であるため、装
置の信頼性が向上する。
、ホットキャリアが発生しても、低濃度（ｎ−）拡散領
域と接しているゲート酸化膜は、熱酸化膜であるため、
界面準位が少なく、捕獲が抑制され、また、捕獲された
場合でも、ゲート電圧により制御が可能であるため、装
置の信頼性が向上する。
（実施例）
本発明の実施例について、第１［ｉＭ（ａ）ないしくｈ
）により説明する。
）により説明する。
第１図（ａ）ないしくｈ）は１本発明によるＭｏＳトラ
ンジスタの製造方法を工程順に示した要部拡大断面図で
ある。
ンジスタの製造方法を工程順に示した要部拡大断面図で
ある。
まず、シリコン裁板１の全表面上に、熱酸化法により膜
厚が約２００人の酸化ケイ素膜７を形成し、次にその上
に減圧化学的気相成長（以下ＣＶＤと称す）法により膜
厚約４０００人の多結晶シリコン膜８を堆積させ、続い
て減圧ＣＶＤ法により膜厚約２０００人の窒化ケイ素膜
９を堆積させる。（第１図（ａ））。
厚が約２００人の酸化ケイ素膜７を形成し、次にその上
に減圧化学的気相成長（以下ＣＶＤと称す）法により膜
厚約４０００人の多結晶シリコン膜８を堆積させ、続い
て減圧ＣＶＤ法により膜厚約２０００人の窒化ケイ素膜
９を堆積させる。（第１図（ａ））。
次に、ホトリソグラフィ技術により上記の窒化ケイ素膜
９の表面にゲート電極パターンを有するホトレジストパ
ターン膜ｌＯを形成する（第１図（ｂ））。
９の表面にゲート電極パターンを有するホトレジストパ
ターン膜ｌＯを形成する（第１図（ｂ））。
次に、ホトレジストパターン膜１０をマスクとして、上
記の窒化ケイ素膜９と多結晶シリコン膜８を、上記の多
結晶シリコン膜８の膜厚が約１０００人になるまで異方
性エツチングを施した後、ホトレジストパターン膜１０
を除去する（第１図（Ｃ））。
記の窒化ケイ素膜９と多結晶シリコン膜８を、上記の多
結晶シリコン膜８の膜厚が約１０００人になるまで異方
性エツチングを施した後、ホトレジストパターン膜１０
を除去する（第１図（Ｃ））。
次に、ゲート電極パターン状の窒化ケイ素膜９をマスク
とした熱処理により、前記多結晶シリコン膜８の表面に
膜厚約５００人の酸化ケイ素膜１１が形成されるまで熱
酸化を行なう（第１図（ｄ））。
とした熱処理により、前記多結晶シリコン膜８の表面に
膜厚約５００人の酸化ケイ素膜１１が形成されるまで熱
酸化を行なう（第１図（ｄ））。
次に、異方性エツチングにより、シリコン基板１の表面
まで異方性エツチングを施し、ゲート電極を形成すると
、ゲート電極パターンの多結晶シリコン膜８の側面に酸
化ケイ素膜１１が残る（第１図（ｅ））。
まで異方性エツチングを施し、ゲート電極を形成すると
、ゲート電極パターンの多結晶シリコン膜８の側面に酸
化ケイ素膜１１が残る（第１図（ｅ））。
次に、上記の酸化ケイ素膜１１と多結晶シリコン膜８を
マスクとして、イオン注入法により加速電圧２０ｋｅＶ
で５ＸＩＯ１ｉ／ａＪのヒ素を打ち込み、高濃度（ｎｏ
）拡散領域６を形成する（第１図（ｆ））。
マスクとして、イオン注入法により加速電圧２０ｋｅＶ
で５ＸＩＯ１ｉ／ａＪのヒ素を打ち込み、高濃度（ｎｏ
）拡散領域６を形成する（第１図（ｆ））。
次に、ウェット法で多結晶シリコン膜８側面の酸化ケイ
素膜１１を除去し、イオン注入法により加速電圧８０ｋ
ｓＶで２ Ｘ １０”／ｃｎｆのリンを打ち込み、低濃
度（ｎ−）拡散領域４を形成する（第１図（ｇ））。
素膜１１を除去し、イオン注入法により加速電圧８０ｋ
ｓＶで２ Ｘ １０”／ｃｎｆのリンを打ち込み、低濃
度（ｎ−）拡散領域４を形成する（第１図（ｇ））。
次に、前記窒化ケイ素膜９をリン酸で洗浄して除去した
後、熱処理を行ない、多結晶シリコン膜８を酸化して、
１戻厚約４００人の酸化ケイ素膜１２を形成する（第１
図（ｈ））。
後、熱処理を行ない、多結晶シリコン膜８を酸化して、
１戻厚約４００人の酸化ケイ素膜１２を形成する（第１
図（ｈ））。
以、ヒの方法により、低濃度（ｎ−）拡散領域４をゲー
ト電極の下部に形成することが可能となり、従来のＬＤ
Ｄ構造の側壁酸化膜なしで、不純物濃度の勾配を緩和す
る拡散層を形成することが可能となる。
ト電極の下部に形成することが可能となり、従来のＬＤ
Ｄ構造の側壁酸化膜なしで、不純物濃度の勾配を緩和す
る拡散層を形成することが可能となる。
（発明の効果）
以上説明したように、本発明によれば、界面準位の少な
い熱酸化ケイ素膜から形成されたゲート電極の下部に、
低濃度（ｎ−）拡散領域が形成できるので、ホットキャ
リア耐圧性に優れた、特性劣化の少ない信頼性の高いＭ
ＯＳトランジスタが得られる。
い熱酸化ケイ素膜から形成されたゲート電極の下部に、
低濃度（ｎ−）拡散領域が形成できるので、ホットキャ
リア耐圧性に優れた、特性劣化の少ない信頼性の高いＭ
ＯＳトランジスタが得られる。
第１図（ａ）ないしくｈ）は本発明によるＭｏＳトラン
ジスタの製造工程を示す要部拡大断面図、第２図は従来
のＭＯＳトランジスタの要部拡大断面図である。 １・・・シリコン基板、 ２・・・ゲート酸化膜、３
・・・ゲート酸化膜、 ４・・・低濃度（ｎ−）拡散領
域、 ５・・・側壁酸化膜、 ６・・・高濃度（ｎｏ）
拡散領域、 ７，１１．１２・・・酸化ケイ素膜、８
・・・多結晶シリコン膜、 ９・・・窒化ケイ素膜、１
０・・・ホトレジストパターン膜。
ジスタの製造工程を示す要部拡大断面図、第２図は従来
のＭＯＳトランジスタの要部拡大断面図である。 １・・・シリコン基板、 ２・・・ゲート酸化膜、３
・・・ゲート酸化膜、 ４・・・低濃度（ｎ−）拡散領
域、 ５・・・側壁酸化膜、 ６・・・高濃度（ｎｏ）
拡散領域、 ７，１１．１２・・・酸化ケイ素膜、８
・・・多結晶シリコン膜、 ９・・・窒化ケイ素膜、１
０・・・ホトレジストパターン膜。
Claims (1)
- シリコン基板の表面に形成した熱酸化ケイ素膜の上に、
多結晶シリコン膜およびシリコン窒化膜を積層して堆積
する工程と、上記の窒化ケイ素膜の上にホトレジストパ
ターン膜を形成し、これをマスクとして上記の多結晶シ
リコン膜の途中までエッチングする工程と、窒化ケイ素
膜をマスクとして熱酸化する工程と、上記の窒化ケイ素
膜をマスクとしてシリコン基板の表面まで異方性エッチ
ングを施す工程と、前記エッチングで残ったゲート電極
となる多結晶シリコン膜とその両端の熱酸化ケイ素膜を
マスクとしてイオン注入法より高濃度拡散領域を形成す
る工程と、上記熱酸化ケイ素膜を除去した後、イオン注
入法により低濃度拡散領域を形成する工程と、熱処理し
多結晶シリコン膜を酸化する工程を含むことを特徴とす
るＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14302089A JPH039529A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14302089A JPH039529A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039529A true JPH039529A (ja) | 1991-01-17 |
Family
ID=15329061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14302089A Pending JPH039529A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039529A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| JPH07135318A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2002022553A3 (en) * | 2000-09-11 | 2003-04-24 | Musc Found For Res Dev | Non-natural basic amino acids, their preparation and use |
| JP2011035217A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-07 JP JP14302089A patent/JPH039529A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| JPH07135318A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| US6617612B2 (en) * | 1993-11-05 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a semiconductor integrated circuit |
| WO2002022553A3 (en) * | 2000-09-11 | 2003-04-24 | Musc Found For Res Dev | Non-natural basic amino acids, their preparation and use |
| JP2011035217A (ja) * | 2009-08-04 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002299620A (ja) | 炭化珪素半導体装置の製造方法 | |
| JPH0370127A (ja) | 自己整合拡散接合を有する構造の製造方法 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| JPH039529A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH02162738A (ja) | Ｍｏｓ ｆｅｔ の製造方法 | |
| JP3018993B2 (ja) | 半導体装置の製造方法 | |
| JPH02260564A (ja) | 半導体装置及びその製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| JP2680923B2 (ja) | 半導体装置の製造方法 | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JPH03227024A (ja) | 半導体装置の製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPH05267328A (ja) | 半導体装置の製造方法 | |
| JPS62274665A (ja) | 半導体装置の製造方法 | |
| JP3059749B2 (ja) | 半導体装置の製造方法 | |
| JPH01117066A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH04162519A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH043939A (ja) | 半導体装置の製造方法 | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0349236A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH03145137A (ja) | 半導体装置の製造方法 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JPH04162635A (ja) | 半導体装置の製造方法 | |
| JPH0464470B2 (ja) | ||
| JPH0230145A (ja) | 半導体装置の製造方法 |