JP3018993B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にフラットセル型ＲＯＭ等のように、不純
物拡散層上に厚い酸化膜が形成され、ここの厚い酸化膜
に隣接して薄い酸化膜が形成された構成を備える半導体
装置の製造方法に関する。
法に関し、特にフラットセル型ＲＯＭ等のように、不純
物拡散層上に厚い酸化膜が形成され、ここの厚い酸化膜
に隣接して薄い酸化膜が形成された構成を備える半導体
装置の製造方法に関する。
【０００２】
【従来の技術】図３に従来のフラットセル型ＲＯＭの製
造方法の工程一部を示す。先ず、図３（ａ）のように、
Ｐ型半導体基板１１上に酸化膜１２及び窒化膜１３を形
成した後、図外のフォトレジストマスクを形成し、この
フォトレジストマスクを用いてＲＩＥ法等により窒化膜
１３、酸化膜１２をエッチング後、ＬＯＣＯＳ法により
素子分離酸化膜１４を形成する。次いで、図３（ｂ）の
ように、前記フォトレジストマスク、窒化膜１３及び酸
化膜１２をエッチング除去した後、図３（ｃ）のよう
に、再度熱処理を行って素子分離酸化膜で囲まれる素子
領域に酸化膜２０を形成し、所要箇所に開口を設けたフ
ォトレジストマスク１５を用いて半導体基板１１にヒ素
のイオン注入を行い、埋込みＮ+ 層１６を形成する。し
かる後、図３（ｄ）のように、Ｐ型ウェル、Ｎ型ウェル
を形成するためのフォトリソグラフィ工程及びイオン注
入を行う。同図では、Ｐ型ウェル１８が形成された状態
を示している。そして、前記酸化膜２０をエッチング除
去し、改めて酸化処理を行ってゲート酸化膜１９を形成
する。このとき、埋込みＮ+ 層１６の領域では不純物濃
度が高いために、ゲート酸化膜１９と同時に成長速度が
速い酸化膜、すなわち増速酸化膜１７が形成される。
造方法の工程一部を示す。先ず、図３（ａ）のように、
Ｐ型半導体基板１１上に酸化膜１２及び窒化膜１３を形
成した後、図外のフォトレジストマスクを形成し、この
フォトレジストマスクを用いてＲＩＥ法等により窒化膜
１３、酸化膜１２をエッチング後、ＬＯＣＯＳ法により
素子分離酸化膜１４を形成する。次いで、図３（ｂ）の
ように、前記フォトレジストマスク、窒化膜１３及び酸
化膜１２をエッチング除去した後、図３（ｃ）のよう
に、再度熱処理を行って素子分離酸化膜で囲まれる素子
領域に酸化膜２０を形成し、所要箇所に開口を設けたフ
ォトレジストマスク１５を用いて半導体基板１１にヒ素
のイオン注入を行い、埋込みＮ+ 層１６を形成する。し
かる後、図３（ｄ）のように、Ｐ型ウェル、Ｎ型ウェル
を形成するためのフォトリソグラフィ工程及びイオン注
入を行う。同図では、Ｐ型ウェル１８が形成された状態
を示している。そして、前記酸化膜２０をエッチング除
去し、改めて酸化処理を行ってゲート酸化膜１９を形成
する。このとき、埋込みＮ+ 層１６の領域では不純物濃
度が高いために、ゲート酸化膜１９と同時に成長速度が
速い酸化膜、すなわち増速酸化膜１７が形成される。
【０００３】ここで、ヒ素のイオン注入条件は５０〜１
００ｋｅＶで５Ｅ１４〜５Ｅ１５ｃｍ-2のドーズ量と
し、かつゲート酸化条件として８５０℃のスチーム酸化
にて１５０Å程度のゲート酸化膜を形成した場合を考え
ると、埋込Ｎ+ 層１６上の増速酸化膜１７は３００Å程
度の厚さとなる。したがって、素子の微細化に伴いゲー
ト酸化膜１９を１００Åあるいはそれ以下の膜厚に形成
すると、増速酸化膜１７は２００Åあるいはそれ以下に
なる。
００ｋｅＶで５Ｅ１４〜５Ｅ１５ｃｍ-2のドーズ量と
し、かつゲート酸化条件として８５０℃のスチーム酸化
にて１５０Å程度のゲート酸化膜を形成した場合を考え
ると、埋込Ｎ+ 層１６上の増速酸化膜１７は３００Å程
度の厚さとなる。したがって、素子の微細化に伴いゲー
ト酸化膜１９を１００Åあるいはそれ以下の膜厚に形成
すると、増速酸化膜１７は２００Åあるいはそれ以下に
なる。
【０００４】
【発明が解決しようとする課題】このように、従来の製
造方法では、ゲート酸化膜１９と増速酸化膜１７とが同
時に形成されるため、ゲート酸化膜１９を薄くすると、
これに伴って増速酸化膜１７も薄くなる。このため、後
工程において埋込みＮ+ 層１６に対して目合わせを行う
際に、増速酸化膜１７をアライメントマークとして利用
する場合に不具合が生じる。すなわち、一般には厚膜に
形成される増速酸化膜１７の端部に生じる基板表面との
段差をアライメントマークに利用しているが、前記した
ようなゲート酸化膜１９の薄膜化によって段差が緩和さ
れると、例えばレーザスキャンで段差を検出してアライ
メントを行うような場合に、アライメント精度の低下も
しくはアライメント不可能となることが懸念される。ま
た、従来の製造方法では、ゲート酸化膜１９を所要の膜
厚に形成するための酸化時間が比較的に長く、しかも埋
込Ｎ+ 層１６が基板表面に露出しているため、埋込Ｎ+
イオン注入のドーズ量が５Ｅ１４〜５Ｅ１５ｃｍ-2と比
較的高いことを考慮するとＮ+ 不純物のアウトディフュ
ージョンによりゲート酸化炉の汚染が懸念される。
造方法では、ゲート酸化膜１９と増速酸化膜１７とが同
時に形成されるため、ゲート酸化膜１９を薄くすると、
これに伴って増速酸化膜１７も薄くなる。このため、後
工程において埋込みＮ+ 層１６に対して目合わせを行う
際に、増速酸化膜１７をアライメントマークとして利用
する場合に不具合が生じる。すなわち、一般には厚膜に
形成される増速酸化膜１７の端部に生じる基板表面との
段差をアライメントマークに利用しているが、前記した
ようなゲート酸化膜１９の薄膜化によって段差が緩和さ
れると、例えばレーザスキャンで段差を検出してアライ
メントを行うような場合に、アライメント精度の低下も
しくはアライメント不可能となることが懸念される。ま
た、従来の製造方法では、ゲート酸化膜１９を所要の膜
厚に形成するための酸化時間が比較的に長く、しかも埋
込Ｎ+ 層１６が基板表面に露出しているため、埋込Ｎ+
イオン注入のドーズ量が５Ｅ１４〜５Ｅ１５ｃｍ-2と比
較的高いことを考慮するとＮ+ 不純物のアウトディフュ
ージョンによりゲート酸化炉の汚染が懸念される。
【０００５】なお、特開平５−２５９４１０号公報で
は、埋込みＮ+ 層を形成した後に、厚い酸化膜のみを形
成し、しかる後にゲート酸化膜を形成する技術が記載さ
れている。この技術によれば、厚い酸化膜とゲート酸化
膜とを別の工程で行っているために、ゲート酸化膜と厚
い酸化膜の膜厚を所望の膜厚に形成することが可能であ
り、特に前記したアライメントマークにおける問題を解
消する上では有利となる。しかしながら、この技術は、
厚い酸化膜は半導体基板に溝を形成した後に、ＣＶＤ法
により酸化膜を堆積する技術であるため、この技術をそ
のまま前記した酸化法による厚い酸化膜に適用すること
はできず、前記した問題を解消することにはならない。
は、埋込みＮ+ 層を形成した後に、厚い酸化膜のみを形
成し、しかる後にゲート酸化膜を形成する技術が記載さ
れている。この技術によれば、厚い酸化膜とゲート酸化
膜とを別の工程で行っているために、ゲート酸化膜と厚
い酸化膜の膜厚を所望の膜厚に形成することが可能であ
り、特に前記したアライメントマークにおける問題を解
消する上では有利となる。しかしながら、この技術は、
厚い酸化膜は半導体基板に溝を形成した後に、ＣＶＤ法
により酸化膜を堆積する技術であるため、この技術をそ
のまま前記した酸化法による厚い酸化膜に適用すること
はできず、前記した問題を解消することにはならない。
【０００６】本発明の目的は、ゲート酸化膜と増速酸化
膜とを所望の膜厚に形成することを可能とする一方で、
不純物のアウトディフュージョンを抑制することを可能
にした半導体装置の製造方法を提供することにある。
膜とを所望の膜厚に形成することを可能とする一方で、
不純物のアウトディフュージョンを抑制することを可能
にした半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の製造方法は、第
１導電型半導体基板に酸化阻止膜を用いて第１の酸化膜
を選択的に形成する工程と、前記酸化阻止膜及び前記第
１の酸化膜上に形成されたマスクを用いて前記酸化阻止
膜を選択エッチングする工程と、このマスクを再度用い
て半導体基板に第２導電型不純物を注入して第２導電型
不純物拡散層を選択的に形成する工程と、前記酸化阻止
膜を残した状態のまま熱酸化処理を行って前記第２導電
型不純物拡散層の表面に任意の膜厚の第２の酸化膜を形
成する工程と、前記酸化阻止膜を除去した上で熱酸化処
理を行って前記半導体基板の表面に薄い膜厚の第３の酸
化膜を形成する工程とを含むことを特徴とする。また、
半導体基板に第２導電型不純物拡散層を形成する前に、
前記マスクを用いて半導体基板の表面をエッチングして
溝を選択的に形成し、その上で溝の底面に第２導電型不
純物拡散層を形成し、この溝内に任意の膜厚の第２の酸
化膜を形成するようにしてもよい。
１導電型半導体基板に酸化阻止膜を用いて第１の酸化膜
を選択的に形成する工程と、前記酸化阻止膜及び前記第
１の酸化膜上に形成されたマスクを用いて前記酸化阻止
膜を選択エッチングする工程と、このマスクを再度用い
て半導体基板に第２導電型不純物を注入して第２導電型
不純物拡散層を選択的に形成する工程と、前記酸化阻止
膜を残した状態のまま熱酸化処理を行って前記第２導電
型不純物拡散層の表面に任意の膜厚の第２の酸化膜を形
成する工程と、前記酸化阻止膜を除去した上で熱酸化処
理を行って前記半導体基板の表面に薄い膜厚の第３の酸
化膜を形成する工程とを含むことを特徴とする。また、
半導体基板に第２導電型不純物拡散層を形成する前に、
前記マスクを用いて半導体基板の表面をエッチングして
溝を選択的に形成し、その上で溝の底面に第２導電型不
純物拡散層を形成し、この溝内に任意の膜厚の第２の酸
化膜を形成するようにしてもよい。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１（ａ）〜図１（ｄ）は本発明の
第１の実施形態を工程順に示す断面図である。先ず、図
１（ａ）に示すように、Ｐ型半導体基板１の表面に薄い
酸化膜２及び窒化膜３を形成した後、パターニングした
図外のフォトレジストをマスクとしてレジスト開口部の
み窒化膜３及び酸化膜２をエッチング除去し、ＬＯＣＯ
Ｓ法による酸化を行うことにより素子分離酸化膜４を形
成する。
参照して説明する。図１（ａ）〜図１（ｄ）は本発明の
第１の実施形態を工程順に示す断面図である。先ず、図
１（ａ）に示すように、Ｐ型半導体基板１の表面に薄い
酸化膜２及び窒化膜３を形成した後、パターニングした
図外のフォトレジストをマスクとしてレジスト開口部の
み窒化膜３及び酸化膜２をエッチング除去し、ＬＯＣＯ
Ｓ法による酸化を行うことにより素子分離酸化膜４を形
成する。
【０００９】次に、図１（ｂ）のように、全面にフォト
レジスト５を塗布し、素子形成領域のフォトレジストの
パターニングを行い、これをマスクとして窒化膜３及び
酸化膜２を選択的にエッチング除去し、しかる後このフ
ォトレジスト５をマスクとしてＮ型不純物のイオン注入
を行って埋込Ｎ+ 層６を形成する。ここで行うＮ型不純
物のイオン注入条件は、例えばドーパントはヒ素、エネ
ルギーは５０ｋｅＶ〜１００ｋｅＶ、ドーズ量は５×１
０14ｃｍ-2〜５×１０15ｃｍ-2とする。
レジスト５を塗布し、素子形成領域のフォトレジストの
パターニングを行い、これをマスクとして窒化膜３及び
酸化膜２を選択的にエッチング除去し、しかる後このフ
ォトレジスト５をマスクとしてＮ型不純物のイオン注入
を行って埋込Ｎ+ 層６を形成する。ここで行うＮ型不純
物のイオン注入条件は、例えばドーパントはヒ素、エネ
ルギーは５０ｋｅＶ〜１００ｋｅＶ、ドーズ量は５×１
０14ｃｍ-2〜５×１０15ｃｍ-2とする。
【００１０】次に、図１（ｃ）のように、前記フォトレ
ジスト５を除去した後、イオン注入を行ったＮ型不純物
の活性化のために窒素雰囲気中で８００〜９００℃で１
０分〜６０分の熱処理を行なう。さらに、前記窒化膜３
が残された状態のままスチーム雰囲気中で８００〜９０
０℃の熱酸化を行い、前記埋込Ｎ+ 層６上に５００〜１
５００Å程度の熱酸化膜７を形成する。
ジスト５を除去した後、イオン注入を行ったＮ型不純物
の活性化のために窒素雰囲気中で８００〜９００℃で１
０分〜６０分の熱処理を行なう。さらに、前記窒化膜３
が残された状態のままスチーム雰囲気中で８００〜９０
０℃の熱酸化を行い、前記埋込Ｎ+ 層６上に５００〜１
５００Å程度の熱酸化膜７を形成する。
【００１１】次に、図１（ｄ）のように、前記窒化膜３
及び酸化膜２を全てエッチング除去する。次いで、Ｐ型
ウェル、Ｎ型ウェルの各ウエル形成のためのフォトリソ
グラフィ工程、イオン注入工程を行う。同図ではＰ型ウ
エル８が形成された状態を示している。そして、スチー
ム雰囲気中で７００〜９００℃の熱処理を行い、１００
〜２００Åの膜厚のゲート酸化膜９を形成する。なお、
以降の工程については、既に知られている工程であるの
でその説明は省略する。
及び酸化膜２を全てエッチング除去する。次いで、Ｐ型
ウェル、Ｎ型ウェルの各ウエル形成のためのフォトリソ
グラフィ工程、イオン注入工程を行う。同図ではＰ型ウ
エル８が形成された状態を示している。そして、スチー
ム雰囲気中で７００〜９００℃の熱処理を行い、１００
〜２００Åの膜厚のゲート酸化膜９を形成する。なお、
以降の工程については、既に知られている工程であるの
でその説明は省略する。
【００１２】したがって、この製造方法では、埋込Ｎ+
層６上の増速酸化膜７とゲート酸化膜９とを独立の工程
で形成しているため、それぞれの膜厚を適宜に制御する
ことが可能となる。したがって、増速酸化膜７を厚い膜
として形成することで、段差に利用した後工程における
フォトリソグラフィ工程における埋込Ｎ+ 層６に対する
アライメント精度を高めることができる。また、増速酸
化膜７を厚く形成することで、後工程で埋込Ｎ+ 層６上
に形成されるゲート電極との間の寄生容量を軽減し半導
体装置の動作速度を向上することも可能となる。また、
埋込Ｎ+ 層６上に増速酸化膜７を形成して埋込Ｎ+ 層６
が露呈されない状態でゲート酸化膜９を形成するための
熱処理を行なうので、高濃度のＮ型不純物のアウトディ
フュージョンが抑制でき、ゲート酸化炉の汚染を防止す
ることもできる。さらに、素子分離酸化膜を形成する際
の酸化阻止用の窒化膜３をそのまま利用して埋込Ｎ+ 層
６および増速酸化膜７を形成しているため、フォトリソ
グラフィ工程を増やすことなく、製造が可能となる。
層６上の増速酸化膜７とゲート酸化膜９とを独立の工程
で形成しているため、それぞれの膜厚を適宜に制御する
ことが可能となる。したがって、増速酸化膜７を厚い膜
として形成することで、段差に利用した後工程における
フォトリソグラフィ工程における埋込Ｎ+ 層６に対する
アライメント精度を高めることができる。また、増速酸
化膜７を厚く形成することで、後工程で埋込Ｎ+ 層６上
に形成されるゲート電極との間の寄生容量を軽減し半導
体装置の動作速度を向上することも可能となる。また、
埋込Ｎ+ 層６上に増速酸化膜７を形成して埋込Ｎ+ 層６
が露呈されない状態でゲート酸化膜９を形成するための
熱処理を行なうので、高濃度のＮ型不純物のアウトディ
フュージョンが抑制でき、ゲート酸化炉の汚染を防止す
ることもできる。さらに、素子分離酸化膜を形成する際
の酸化阻止用の窒化膜３をそのまま利用して埋込Ｎ+ 層
６および増速酸化膜７を形成しているため、フォトリソ
グラフィ工程を増やすことなく、製造が可能となる。
【００１３】次に本発明の第２の実施形態について図２
（ａ）〜図２（ｃ）を参照して説明する。先ず、図２
（ａ）に示すように、第１の実施形態と同様の工程でＰ
型半導体基板の表面に、素子領域外にＬＯＣＯＳ法によ
り素子分離酸化膜４を形成する。その上で、図２（ｂ）
に示すように、パターニングしたフォトレジスト５をマ
スクとしてＲＩＥ法等を用いてレジスト開口部の窒化膜
３、酸化膜２を選択エッチングするとともに、半導体基
板１の表面も所要深さにまでエッチングし、溝１０を形
成する。なお、溝１０の深さは２００〜５００Å程度と
する。さらに、前記フォトレジスト５をそのままマスク
としてＮ型不純物のイオン注入を行って埋込Ｎ+ 層６を
形成する。
（ａ）〜図２（ｃ）を参照して説明する。先ず、図２
（ａ）に示すように、第１の実施形態と同様の工程でＰ
型半導体基板の表面に、素子領域外にＬＯＣＯＳ法によ
り素子分離酸化膜４を形成する。その上で、図２（ｂ）
に示すように、パターニングしたフォトレジスト５をマ
スクとしてＲＩＥ法等を用いてレジスト開口部の窒化膜
３、酸化膜２を選択エッチングするとともに、半導体基
板１の表面も所要深さにまでエッチングし、溝１０を形
成する。なお、溝１０の深さは２００〜５００Å程度と
する。さらに、前記フォトレジスト５をそのままマスク
としてＮ型不純物のイオン注入を行って埋込Ｎ+ 層６を
形成する。
【００１４】次に、図２（ｃ）に示すように、窒素雰囲
気中で熱処理を行って前記Ｎ型不純物を活性化させ、前
記窒化膜３は残したままスチーム雰囲気中で８００〜９
００℃の熱処理を行い、埋込Ｎ+ 層６上に増速酸化膜７
を形成する。
気中で熱処理を行って前記Ｎ型不純物を活性化させ、前
記窒化膜３は残したままスチーム雰囲気中で８００〜９
００℃の熱処理を行い、埋込Ｎ+ 層６上に増速酸化膜７
を形成する。
【００１５】以降の製造方法については前記第１の実施
形態と同じであり、図１（ｄ）のように、窒化膜３と酸
化膜２をエッチング除去した後、Ｐ型ウェル、Ｎ型ウェ
ルを形成し、さらに熱処理によりゲート酸化膜を形成す
る。
形態と同じであり、図１（ｄ）のように、窒化膜３と酸
化膜２をエッチング除去した後、Ｐ型ウェル、Ｎ型ウェ
ルを形成し、さらに熱処理によりゲート酸化膜を形成す
る。
【００１６】この第２の実施形態においても、第１の実
施形態と同様に、マスクアライメントの精度低下が防止
でき、かつゲート酸化炉の汚染を防止し、かつゲート電
極に対する寄生容量の低減を可能とし、さらにフォトリ
ソグラフィ工程の増加が不要であるという効果が得られ
る。さらに、この実施形態では、埋込Ｎ+ 層６を形成す
る前に溝１０を形成するので、埋込Ｎ+ 層６に対するマ
スクアライメントに必要なパターン段差を、増速酸化膜
７を形成する前工程においてはこの溝１０を利用するこ
とが可能となる。また、増速酸化膜７の膜厚を十分厚く
形成した場合でも、その表面部が半導体基板１の表面よ
り突出する膜厚を薄くできるため、ゲート電極に対する
寄生容量を小さくするとともに、素子形成領域の平坦性
を高めることが可能となる。
施形態と同様に、マスクアライメントの精度低下が防止
でき、かつゲート酸化炉の汚染を防止し、かつゲート電
極に対する寄生容量の低減を可能とし、さらにフォトリ
ソグラフィ工程の増加が不要であるという効果が得られ
る。さらに、この実施形態では、埋込Ｎ+ 層６を形成す
る前に溝１０を形成するので、埋込Ｎ+ 層６に対するマ
スクアライメントに必要なパターン段差を、増速酸化膜
７を形成する前工程においてはこの溝１０を利用するこ
とが可能となる。また、増速酸化膜７の膜厚を十分厚く
形成した場合でも、その表面部が半導体基板１の表面よ
り突出する膜厚を薄くできるため、ゲート電極に対する
寄生容量を小さくするとともに、素子形成領域の平坦性
を高めることが可能となる。
【００１７】なお、前記各実施形態は、本発明をフラッ
トセル型ＲＯＭに適用した例を示しているが、半導体基
板に形成された埋込拡散層上に厚い酸化膜が形成され、
これに隣接する領域に薄い酸化膜が形成される構造を備
える半導体装置であれば、本発明の製造方法を適用でき
ることは言うまでもない。
トセル型ＲＯＭに適用した例を示しているが、半導体基
板に形成された埋込拡散層上に厚い酸化膜が形成され、
これに隣接する領域に薄い酸化膜が形成される構造を備
える半導体装置であれば、本発明の製造方法を適用でき
ることは言うまでもない。
【００１８】
【発明の効果】以上説明したように本発明は、半導体基
板に酸化阻止膜を用いて第１の酸化膜を選択的に形成し
た後、前記酸化阻止膜及び前記第１の酸化膜上に形成さ
れたマスクを用いて前記酸化阻止膜を選択エッチング
し、かつ第２導電型不純物拡散層を選択的に形成した後
に、酸化阻止膜を再度利用して第２導電型不純物拡散層
の表面に任意の膜厚の第２の酸化膜を形成し、しかる後
に酸化阻止膜を除去して半導体基板の表面に薄い膜厚の
第３の酸化膜を形成しているので、次のような効果を得
ることができる。
板に酸化阻止膜を用いて第１の酸化膜を選択的に形成し
た後、前記酸化阻止膜及び前記第１の酸化膜上に形成さ
れたマスクを用いて前記酸化阻止膜を選択エッチング
し、かつ第２導電型不純物拡散層を選択的に形成した後
に、酸化阻止膜を再度利用して第２導電型不純物拡散層
の表面に任意の膜厚の第２の酸化膜を形成し、しかる後
に酸化阻止膜を除去して半導体基板の表面に薄い膜厚の
第３の酸化膜を形成しているので、次のような効果を得
ることができる。
【００１９】第１の効果は、第２導電型不純物拡散層に
対して、後工程のフォトリソグラフィ工程で行われるア
ライメントの精度低下を防止することが可能となり、か
つ上層に形成される導電層との間の寄生容量が低減でき
る。その理由は、第２導電型不純物拡散層上に形成する
第２の酸化膜と第３の酸化膜を独立に形成しているた
め、第２の酸化膜をアライメントに必要な膜厚に形成す
ることが可能であるからである。また、第２の効果は、
第２導電型不純物拡散層が原因とされるゲート酸化炉の
汚染が防止できる。その理由は、第２導電型不純物拡散
層の表面を第２の酸化膜で覆った状態で第３の酸化膜を
形成するため、第２導電型不純物のアウトディフュージ
ョンが抑制できるためである。この場合、第１の酸化膜
をマスクにより覆った状態で第２導電型不純物拡散層の
形成を行うため、第１の酸化膜に不純物が導入されるこ
とがなく、その後の薄い膜厚の第３の酸化膜を形成する
工程において第１の酸化膜からのアウトディフュージョ
ンを防止することも可能である。さらに、第３の効果
は、従来工程にフォトリソグラフィ工程を追加すること
なく、製造が可能となる。その理由は、第１の酸化膜を
形成するための酸化阻止膜をそのまま利用して、溝、第
２導電型不純物拡散層、第２の酸化膜を形成することが
可能であるためである。
対して、後工程のフォトリソグラフィ工程で行われるア
ライメントの精度低下を防止することが可能となり、か
つ上層に形成される導電層との間の寄生容量が低減でき
る。その理由は、第２導電型不純物拡散層上に形成する
第２の酸化膜と第３の酸化膜を独立に形成しているた
め、第２の酸化膜をアライメントに必要な膜厚に形成す
ることが可能であるからである。また、第２の効果は、
第２導電型不純物拡散層が原因とされるゲート酸化炉の
汚染が防止できる。その理由は、第２導電型不純物拡散
層の表面を第２の酸化膜で覆った状態で第３の酸化膜を
形成するため、第２導電型不純物のアウトディフュージ
ョンが抑制できるためである。この場合、第１の酸化膜
をマスクにより覆った状態で第２導電型不純物拡散層の
形成を行うため、第１の酸化膜に不純物が導入されるこ
とがなく、その後の薄い膜厚の第３の酸化膜を形成する
工程において第１の酸化膜からのアウトディフュージョ
ンを防止することも可能である。さらに、第３の効果
は、従来工程にフォトリソグラフィ工程を追加すること
なく、製造が可能となる。その理由は、第１の酸化膜を
形成するための酸化阻止膜をそのまま利用して、溝、第
２導電型不純物拡散層、第２の酸化膜を形成することが
可能であるためである。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明の第２の実施形態を製造工程順に示す断
面図である。
面図である。
【図３】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
１ Ｐ型半導体基板 ２ 酸化膜 ３ 窒化膜（酸化阻止膜） ４ 素子分離酸化膜 ５ フォトレジスト ６ 埋込Ｎ+ 層 ７ 増速酸化膜 ８ Ｐ型ウェル ９ ゲート酸化膜 １０ 溝
Claims (3)
- 【請求項１】 第１導電型半導体基板に酸化阻止膜を用
いて第１の酸化膜を選択的に形成する工程と、前記酸化
阻止膜及び前記第１の酸化膜上に形成されたマスクを用
いて前記酸化阻止膜を選択エッチングする工程と、前記
マスクを用いて前記半導体基板に第２導電型不純物を注
入して第２導電型不純物拡散層を選択的に形成する工程
と、前記酸化阻止膜を残した状態のまま熱酸化処理を行
って前記第２導電型不純物拡散層の表面に任意の膜厚の
第２の酸化膜を形成する工程と、前記酸化阻止膜を除去
した上で熱酸化処理を行って前記半導体基板の表面に薄
い膜厚の第３の酸化膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型半導体基板に酸化阻止膜を用
いて第１の酸化膜を選択的に形成する工程と、前記酸化
阻止膜及び前記第１の酸化膜上に形成されたマスクを用
いて前記酸化阻止膜を選択エッチングする工程と、前記
マスクを用いて前記半導体基板の表面をエッチングして
溝を選択的に形成する工程と、前記マスクを再度利用し
て前記半導体基板に第２導電型不純物を注入して前記溝
の底面に第２導電型不純物拡散層を形成する工程と、前
記酸化阻止膜を残した状態のまま熱酸化処理を行って前
記溝内に任意の膜厚の第２の酸化膜を形成する工程と、
前記酸化阻止膜を除去した上で熱酸化処理を行って前記
半導体基板の表面に薄い膜厚の第３の酸化膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体装置はフラットセル型ＲＯＭであ
り、前記第１の酸化膜は素子分離酸化膜であり、前記第
２の酸化膜はメモリセル間を分離する膜であり、前記第
３の酸化膜はゲート酸化膜である請求項１または２に記
載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP8197530A JP3018993B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
| TW086110473A TW334641B (en) | 1996-07-26 | 1997-07-23 | Method of manufacturing semiconductor device |
| KR1019970034879A KR100246691B1 (ko) | 1996-07-26 | 1997-07-25 | 반도체 장치 제조 방법 |
| US08/900,615 US5946577A (en) | 1996-07-26 | 1997-07-25 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP8197530A JP3018993B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
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ID=16376007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP8197530A Expired - Fee Related JP3018993B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
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| JP (1) | JP3018993B2 (ja) |
| KR (1) | KR100246691B1 (ja) |
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| TW371364B (en) * | 1998-01-23 | 1999-10-01 | United Microelectronics Corp | Method for making buried diffusion junction |
| US6114194A (en) * | 1998-11-17 | 2000-09-05 | United Microelectronics Corp. | Method for fabricating a field device transistor |
| JP2001313389A (ja) * | 2000-05-01 | 2001-11-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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| KR100436729B1 (ko) * | 2002-05-07 | 2004-06-22 | 주식회사 하이닉스반도체 | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 |
| CN113540252B (zh) * | 2021-09-16 | 2022-01-28 | 晶芯成(北京)科技有限公司 | 半导体器件及制造方法 |
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| JPS6276533A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JPH05259410A (ja) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | マスクｒｏｍ |
| JPH06216120A (ja) * | 1992-12-03 | 1994-08-05 | Motorola Inc | 集積回路の電気的分離構造の形成方法 |
| JPH0794603A (ja) * | 1993-09-22 | 1995-04-07 | Ricoh Co Ltd | プレーナ型半導体メモリ装置の製造方法 |
| US5418176A (en) * | 1994-02-17 | 1995-05-23 | United Microelectronics Corporation | Process for producing memory devices having narrow buried N+ lines |
| JP3191693B2 (ja) * | 1996-08-29 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1996
- 1996-07-26 JP JP8197530A patent/JP3018993B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-23 TW TW086110473A patent/TW334641B/zh not_active IP Right Cessation
- 1997-07-25 US US08/900,615 patent/US5946577A/en not_active Expired - Fee Related
- 1997-07-25 KR KR1019970034879A patent/KR100246691B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW334641B (en) | 1998-06-21 |
| KR980012560A (ko) | 1998-04-30 |
| JPH1041476A (ja) | 1998-02-13 |
| US5946577A (en) | 1999-08-31 |
| KR100246691B1 (ko) | 2000-03-15 |
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