JPH0389519A - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばシリコンウェハを２枚直接貼り合せて
なる基板や、貼り合せ方式の５ＯＩ（ｓｉｌｉｃｏｎ
ｏｎ １ｎｓｕｌａｔｏｒ）基板の製造に適用される半
導体基板の製法に関する。
なる基板や、貼り合せ方式の５ＯＩ（ｓｉｌｉｃｏｎ
ｏｎ １ｎｓｕｌａｔｏｒ）基板の製造に適用される半
導体基板の製法に関する。
本発明は、ウェハ同士を貼り合せてなる半導体基板の製
法において、貼り合せウェハの全面に耐エツチング性被
膜を被着形威し、貼り合せウェハの周縁部の面取り加工
を行った後、耐エツチング性被膜をマスクとして面取り
部のみをエツチングすることにより、面取り部のエツチ
ングをエツチング用治具を用いることなく簡易に行える
ようにしたものである。
法において、貼り合せウェハの全面に耐エツチング性被
膜を被着形威し、貼り合せウェハの周縁部の面取り加工
を行った後、耐エツチング性被膜をマスクとして面取り
部のみをエツチングすることにより、面取り部のエツチ
ングをエツチング用治具を用いることなく簡易に行える
ようにしたものである。
２枚のシリコンウェハ同士を直接貼り合せて例えば高電
力素子等のデバイスを作る試みがなされている。また、
各種のＳｏｌ基板の作成方法の中でも最も結晶性が良く
、特性面でも優れていると考えられているものに貼°り
合せ方式がある。この貼り合せ方式は、一方のシリコン
ウェハの主面にＳｉ口２膜を形成し、さらにＳｉ０３層
又は多結晶シリコン層を介して平坦化した後、別のシリ
コンウェハを貼り合せて、一方のシリコンウェハを薄層
になるまで研磨してＳＯＩ基板を作る方法である。
力素子等のデバイスを作る試みがなされている。また、
各種のＳｏｌ基板の作成方法の中でも最も結晶性が良く
、特性面でも優れていると考えられているものに貼°り
合せ方式がある。この貼り合せ方式は、一方のシリコン
ウェハの主面にＳｉ口２膜を形成し、さらにＳｉ０３層
又は多結晶シリコン層を介して平坦化した後、別のシリ
コンウェハを貼り合せて、一方のシリコンウェハを薄層
になるまで研磨してＳＯＩ基板を作る方法である。
現在、このような貼り合せウェハの研究がいろいろ進め
られている。貼り合せウェハは、２枚の例えば鏡面Ｓｉ
ウェハ同士を○Ｈ基の結合により貼り付け、その後
熱処理することによりバルク並の接着強度をもたせて一
体化するものである。次に、従来の貼り合せウェハによ
る半導体基板の製造工程を第２図を用いて説明する。
られている。貼り合せウェハは、２枚の例えば鏡面Ｓｉ
ウェハ同士を○Ｈ基の結合により貼り付け、その後
熱処理することによりバルク並の接着強度をもたせて一
体化するものである。次に、従来の貼り合せウェハによ
る半導体基板の製造工程を第２図を用いて説明する。
第 図Ａに示すように、２枚の鏡面ウェハ（１）及び（
２）を用意し、この２枚の鏡面ウェハ（１）及び（２）
を第２図Ｂに示すようにアンモニア（ＮＨ４０Ｈ）
と過酸化水素水（Ｈ２０□）の混合液（３）でボイルし
てウェハ（１）及び（２）の表面を清浄化する。
２）を用意し、この２枚の鏡面ウェハ（１）及び（２）
を第２図Ｂに示すようにアンモニア（ＮＨ４０Ｈ）
と過酸化水素水（Ｈ２０□）の混合液（３）でボイルし
てウェハ（１）及び（２）の表面を清浄化する。
次に、清浄な雰囲気中で両ウェハ（１）及び（２）を貼
り合せ、その後Ｎ２ 雰囲気中、■１００℃、２時間の
熱処理を行い、○Ｈ基の結合により第２図Ｃに示す２枚
のウェハ（１）及び（２）を一体化した貼り合せウェハ
（４）を懲戒する。
り合せ、その後Ｎ２ 雰囲気中、■１００℃、２時間の
熱処理を行い、○Ｈ基の結合により第２図Ｃに示す２枚
のウェハ（１）及び（２）を一体化した貼り合せウェハ
（４）を懲戒する。
次に、第２図りに示すように貼り合せウェハ（４）の周
縁部に対して面取り加工（５）を行い、更に、面取り部
（４ａ〉にはダメージが残っているので、第２図Ｅ及び
第３図に示すようにエツチング用治具（７）を介して貼
り合せウェハ（４）をエツチング装置（６）の酸又はア
ルカリのエツチング液（８）に浸漬して面取り部（４ａ
）のみをエツチングする。通常、ウェハ（１）。
縁部に対して面取り加工（５）を行い、更に、面取り部
（４ａ〉にはダメージが残っているので、第２図Ｅ及び
第３図に示すようにエツチング用治具（７）を介して貼
り合せウェハ（４）をエツチング装置（６）の酸又はア
ルカリのエツチング液（８）に浸漬して面取り部（４ａ
）のみをエツチングする。通常、ウェハ（１）。
（２）は周縁が断面弧状となっているため、後工程の一
方のウェハ（１）に対する研磨加工の際、貼り合せ界面
の付近まで研磨したとき、一方のウェハ（１）の周縁が
別のウェハに対して浮いた状態（未接着状態）となり、
更にその部分が非常に薄くなって欠は易くなる。この部
分が欠けるとダスト源、ごみの原因となってデバイス作
製上の歩留りの低下につながる。従って、上述のように
貼り合せウェハ（４）に対してその未接着部（９）を有
する周縁部の面取りを行うことによって、かかる不都合
を回避することができる。
方のウェハ（１）に対する研磨加工の際、貼り合せ界面
の付近まで研磨したとき、一方のウェハ（１）の周縁が
別のウェハに対して浮いた状態（未接着状態）となり、
更にその部分が非常に薄くなって欠は易くなる。この部
分が欠けるとダスト源、ごみの原因となってデバイス作
製上の歩留りの低下につながる。従って、上述のように
貼り合せウェハ（４）に対してその未接着部（９）を有
する周縁部の面取りを行うことによって、かかる不都合
を回避することができる。
次いで、第２図Ｆに示すように使用目的に応じて一方の
ウェハ（１）を研削、研磨によって薄膜化し目的とする
例えはＰＮ接合が懲戒されたシリコン基板又はＳ○■基
板等の半導体基板（ｌＯ）を得る。
ウェハ（１）を研削、研磨によって薄膜化し目的とする
例えはＰＮ接合が懲戒されたシリコン基板又はＳ○■基
板等の半導体基板（ｌＯ）を得る。
（１１）は研磨手段を示す。
上述したように貼り合せウェハ（４）においては、周縁
の未接着部（９）を除去するために例えばダイヤモンド
ホイール等によって機械的に面取りが行われる。機械的
に除去するため面取り部（４ａ）にはダメージが入り、
また研削のみであると面取り部（４ａ）の面が粗くダス
トの発生も考えられるため、面取り部のエツチングが行
われる。ところで、このエツチングの方法は、面取り部
のみ行いたいために、第３図の拡大図で示すように、貼
り合せウェハ（４）の面取り部（４ａ）を除く表裏両面
にエツチング用治具（７）の保護板（１２）及び（１３
）を密着をさせて固定軸（１４）にて固定し、その状態
でエツチング装置（６）のエツチング液（８）内に浸漬
し、治具（７）側の固定軸（１４〉に一体の歯部（１５
〉にエツチング装置（６）側の把手（１６）に一体の歯
部（１７）を噛み合せて把手（１６）を回転させること
によって、保護板（１２） （１３）と共に貼り合せウ
ェハ（４）を回転させて均一に面取り部（４ａ〉の表面
をエツチングするようになされる。
の未接着部（９）を除去するために例えばダイヤモンド
ホイール等によって機械的に面取りが行われる。機械的
に除去するため面取り部（４ａ）にはダメージが入り、
また研削のみであると面取り部（４ａ）の面が粗くダス
トの発生も考えられるため、面取り部のエツチングが行
われる。ところで、このエツチングの方法は、面取り部
のみ行いたいために、第３図の拡大図で示すように、貼
り合せウェハ（４）の面取り部（４ａ）を除く表裏両面
にエツチング用治具（７）の保護板（１２）及び（１３
）を密着をさせて固定軸（１４）にて固定し、その状態
でエツチング装置（６）のエツチング液（８）内に浸漬
し、治具（７）側の固定軸（１４〉に一体の歯部（１５
〉にエツチング装置（６）側の把手（１６）に一体の歯
部（１７）を噛み合せて把手（１６）を回転させること
によって、保護板（１２） （１３）と共に貼り合せウ
ェハ（４）を回転させて均一に面取り部（４ａ〉の表面
をエツチングするようになされる。
面取り部（４ａ〉のみをエツチングする理由は、貼り合
せウェハ（４）の表面及び裏面が第２図Ｆの研削、研磨
工程での基準面となるからであり、この基準面が狂うと
高精度の研削、研磨が行えない。
せウェハ（４）の表面及び裏面が第２図Ｆの研削、研磨
工程での基準面となるからであり、この基準面が狂うと
高精度の研削、研磨が行えない。
しかるに、このようなエツチング用治具（７）を用いた
従来のエツチング方法においては、エツチング用治具（
７）への貼り合せウェハ（４）の装着に手間がかかり、
又大掛かりなエツチング装置を必要とする等の問題があ
った。
従来のエツチング方法においては、エツチング用治具（
７）への貼り合せウェハ（４）の装着に手間がかかり、
又大掛かりなエツチング装置を必要とする等の問題があ
った。
本発明は、かかる点に鑑み、貼り合せウェハの面取り部
のエツチングを簡易に行えるようにした半導体基板の製
法を提供するものである。
のエツチングを簡易に行えるようにした半導体基板の製
法を提供するものである。
本発明の半導体基板の製法は、ウェハ同士を直接貼り合
せてなる貼り合せウェハ（４）の全面に耐エツチング性
被膜（２１〉を被着形威し、貼り合せウェハ（４）の周
縁部の面取り加工を行った後、耐エツチング性被膜（２
１）をマスクとして面取り部〈４ａ）のみをエツチング
するようになす。
せてなる貼り合せウェハ（４）の全面に耐エツチング性
被膜（２１〉を被着形威し、貼り合せウェハ（４）の周
縁部の面取り加工を行った後、耐エツチング性被膜（２
１）をマスクとして面取り部〈４ａ）のみをエツチング
するようになす。
上述した本発明によれば、貼り合せウェハ（４）の全面
に耐エツチング性被膜（２１）を被着形威し、周縁部の
面取り加工を行った後、耐エツチング性被膜（２１）を
マスクとしてエツチングするので、従来のエツチング用
治具を用いることなく面取り部（４ａ〉のみのエツチン
グが簡易に行える。
に耐エツチング性被膜（２１）を被着形威し、周縁部の
面取り加工を行った後、耐エツチング性被膜（２１）を
マスクとしてエツチングするので、従来のエツチング用
治具を用いることなく面取り部（４ａ〉のみのエツチン
グが簡易に行える。
以下、第１図を参照して本発明による半導体基板の製法
の一例を説明する。
の一例を説明する。
本例においては、第１図Ａに示すように２枚の鏡面ウェ
ハ（１）及び（２）を用意する。鏡面ウェハ（１）及び
（２）としては、例えばＳＯＩ基板を作成する場合には
、一方のウェハ（１）をシリコンウェハの主面に８１０
□膜を形成し、さらにＳｉｎ、層又は多結晶シリコン層
を形成して平坦化したウェハとし、他方のウェハ（２）
をシリコンウェハとする。又ＰＮ接合等の半導体基板を
作成する場合には、両ウェハ（１）及び（２）共にシリ
コンウェハ（導電型は互に異なるシリコンウェハ〉を用
いる。
ハ（１）及び（２）を用意する。鏡面ウェハ（１）及び
（２）としては、例えばＳＯＩ基板を作成する場合には
、一方のウェハ（１）をシリコンウェハの主面に８１０
□膜を形成し、さらにＳｉｎ、層又は多結晶シリコン層
を形成して平坦化したウェハとし、他方のウェハ（２）
をシリコンウェハとする。又ＰＮ接合等の半導体基板を
作成する場合には、両ウェハ（１）及び（２）共にシリ
コンウェハ（導電型は互に異なるシリコンウェハ〉を用
いる。
この２枚の鏡面ウェハ（１）及び（２）を第１図Ｂに示
すようにアンモニアと過酸化水素水の混合液（３）でボ
イルしてウェハ（１）及び（２）の表面を清浄化する。
すようにアンモニアと過酸化水素水の混合液（３）でボ
イルしてウェハ（１）及び（２）の表面を清浄化する。
次に、清浄な雰囲気中で両ウェハ〔１）及び（２）を貼
り合せた後に、０２雰囲気中、１１００℃、２時間の熱
処理を行って第１図Ｃに示すように２枚のウェハ（１）
及び（２）を一体化すると共に、全面にＳｉｎ、膜（２
１）を被着形威した貼り合せウェハ（４）を形成する。
り合せた後に、０２雰囲気中、１１００℃、２時間の熱
処理を行って第１図Ｃに示すように２枚のウェハ（１）
及び（２）を一体化すると共に、全面にＳｉｎ、膜（２
１）を被着形威した貼り合せウェハ（４）を形成する。
この５ｉｎ２膜（２１）はＳｉ に対して耐エツチング
性被膜となるもので、Ｓ１０□膜（２１〉の膜厚は１０
００人程度大枚分耐エツチング性被膜として使用できる
。
性被膜となるもので、Ｓ１０□膜（２１〉の膜厚は１０
００人程度大枚分耐エツチング性被膜として使用できる
。
次に、第１図りに示すように、貼り合せウェハ（４）の
同縁の未接着部を例えばダイヤモンドホイール等にて機
械的に除去し、所謂面取り加工を行う。
同縁の未接着部を例えばダイヤモンドホイール等にて機
械的に除去し、所謂面取り加工を行う。
この面取り加工では、面取り部（４ａ）のＳｉＯ□膜（
２１〉のみが除去されるだけで、それ以外の表面及び裏
面は５ｉｎ２膜（２１）で保護されたままとなる。
２１〉のみが除去されるだけで、それ以外の表面及び裏
面は５ｉｎ２膜（２１）で保護されたままとなる。
次に、面取り部（４ａ）でのダメージを除去するために
、第１図Ｅに示すように酸またはアルカリのエツチング
液（８）を有する浴？！ （２２）内に貼り合せウェハ
（４）を入れエツチングを行う。酸のエツチング液とし
ては例えば弗酸及び硝酸（１：５） の混合液、アル
カリのエツチング液としては水酸化カリウム溶液を用い
つる。このエツチング時、貼り合せウェハ（４）の表裏
両面に被着されているＳ１０．膜（２１〉が保護膜とな
り、面取り部（４ａ〉のみがエツチングされダメージが
除去される。即ち、従来の治具を用いて保護しなくても
面取り部（４ａ）のみがエツチングされる。エツチング
の方法としては、エツチング液（８）を入れた浴槽（例
えばビー力） （２２）内に５〜６枚単位で貼り合せウ
ェハ（４）を入れ、貼り合せウェハ（４）を揺動し、所
定時間行った後、水洗浄する。
、第１図Ｅに示すように酸またはアルカリのエツチング
液（８）を有する浴？！ （２２）内に貼り合せウェハ
（４）を入れエツチングを行う。酸のエツチング液とし
ては例えば弗酸及び硝酸（１：５） の混合液、アル
カリのエツチング液としては水酸化カリウム溶液を用い
つる。このエツチング時、貼り合せウェハ（４）の表裏
両面に被着されているＳ１０．膜（２１〉が保護膜とな
り、面取り部（４ａ〉のみがエツチングされダメージが
除去される。即ち、従来の治具を用いて保護しなくても
面取り部（４ａ）のみがエツチングされる。エツチング
の方法としては、エツチング液（８）を入れた浴槽（例
えばビー力） （２２）内に５〜６枚単位で貼り合せウ
ェハ（４）を入れ、貼り合せウェハ（４）を揺動し、所
定時間行った後、水洗浄する。
しかる後、使用目的に応じて一方のウエノ＼（１）を研
削、研磨して第１図Ｆに示す目的とする貼り合せ方式の
ＳＩＯ基板又はシリコン基板等の半導体基板（１０）を
得る。なお研削はダイヤモンドホイールで行うので刃の
目詰まりを考慮して研削前に５ｉｎ２膜〈２１〉を全て
除去した方が好ましい。
削、研磨して第１図Ｆに示す目的とする貼り合せ方式の
ＳＩＯ基板又はシリコン基板等の半導体基板（１０）を
得る。なお研削はダイヤモンドホイールで行うので刃の
目詰まりを考慮して研削前に５ｉｎ２膜〈２１〉を全て
除去した方が好ましい。
上述の製法によれば、両ウェハ（１）及び（２）の貼り
合せ時に、○３．雰囲気中で熱処理を行うことにより、
貼り合せの処理と同時に全面にＳｉｎ、膜（２１〉によ
る保護膜を形成することができる。従って、面取り加工
した後、そのままエツチング浴中に入れることによりＳ
ｉｎ、膜（２１〉が耐エツチング性被膜として作用し、
面取り部〈４ａ〉のみを選択的にエツチングすることが
できる。また５１０２膜（２１）を保護膜として用いる
ため、特に従来のような貼り合せウェハの表面及び裏面
にシリコンエツチング防止用の保護板（１２） （１３
）を配する所謂エツチング治具を必要としないので、工
程が少なくて済む。したがって、かかる面取り加工後の
面取り部のみの選択エツチングが手間を要さず、簡易に
行うことができる。
合せ時に、○３．雰囲気中で熱処理を行うことにより、
貼り合せの処理と同時に全面にＳｉｎ、膜（２１〉によ
る保護膜を形成することができる。従って、面取り加工
した後、そのままエツチング浴中に入れることによりＳ
ｉｎ、膜（２１〉が耐エツチング性被膜として作用し、
面取り部〈４ａ〉のみを選択的にエツチングすることが
できる。また５１０２膜（２１）を保護膜として用いる
ため、特に従来のような貼り合せウェハの表面及び裏面
にシリコンエツチング防止用の保護板（１２） （１３
）を配する所謂エツチング治具を必要としないので、工
程が少なくて済む。したがって、かかる面取り加工後の
面取り部のみの選択エツチングが手間を要さず、簡易に
行うことができる。
尚、上側では、貼り合せウェハの熱処理時に同時に形成
したＳｉＯ□膜（２１）を保護膜として用いたが、特に
貼り合せの熱処理中に形成された膜に限らず、その後の
別の熱処理によって形成した被膜を保護膜として用いて
もよい。また５１０２膜（２１〉に限らず、他のＳｉＮ
膜等、酸、アルカリのエツチング液に対してシリコンよ
りもエツチングレートが遅く耐エツチング性被膜として
用いることができる被膜であればいずれの膜も使用可能
である。
したＳｉＯ□膜（２１）を保護膜として用いたが、特に
貼り合せの熱処理中に形成された膜に限らず、その後の
別の熱処理によって形成した被膜を保護膜として用いて
もよい。また５１０２膜（２１〉に限らず、他のＳｉＮ
膜等、酸、アルカリのエツチング液に対してシリコンよ
りもエツチングレートが遅く耐エツチング性被膜として
用いることができる被膜であればいずれの膜も使用可能
である。
本発明による半導体基板の製法によれば、貼り合せウェ
ハの全面に耐エツチング性被膜を被着形成し、貼り合せ
ウェハの周縁部の面取り加工を行った後に、そのまま耐
エツチング性被膜をマスクとして面取り部をエツチング
するようになすことにより、従来のような貼り合せウェ
ハの表裏面のエツチングを防止するための治具を用いる
ことなく、面取り部のみを選択的にエツチングすること
ができる。
ハの全面に耐エツチング性被膜を被着形成し、貼り合せ
ウェハの周縁部の面取り加工を行った後に、そのまま耐
エツチング性被膜をマスクとして面取り部をエツチング
するようになすことにより、従来のような貼り合せウェ
ハの表裏面のエツチングを防止するための治具を用いる
ことなく、面取り部のみを選択的にエツチングすること
ができる。
従って、エツチング工程が容易に行え、貼り合せ方式に
よる半導体基板の製造を容易ならしめるものである。
よる半導体基板の製造を容易ならしめるものである。
第１図Ａ−Ｆは本発明に係る半導体基板の製法の一例を
示す工程図、第２図Ａ−Ｆは従来の半導体基板の製法を
示す工程図、第３図は面取り加工後の面取り部エツチン
グに供する従来のエツチング装置の構成国である。 （１） （２）は鏡面ウェハ、（４）は貼り合せウエノ
＼、（４ａ〉は面取り部、（８）はエツチング液、（１
０）は半導体基板、（２１）はＳｉＯ□膜である。 代 理 人 松 隈 秀 盛 ０ 第２図 第３ 図 手続補正書 １、事件の表示 平底 １年 特 許 願 第２２５６８４号 住 所 東京部品用区北品用６丁目７番３５号 名称（２１Ｂ）ソニ 株 式 ％式％ 置 ０３−３４３−５８２１０ （新宿ビル〉明細書の
売切の詳細な説明の掴 ８、 ？ｉｌｉ正の内容 （１）明細書中、第３頁６行「第 図Ａ」とあるを「第
２図Ａ」に訂正する。 （２）同、第９頁１６行ｒｓＩｏ基板」とあるを「Ｓ○
Ｉ基板」に訂正する。 以
示す工程図、第２図Ａ−Ｆは従来の半導体基板の製法を
示す工程図、第３図は面取り加工後の面取り部エツチン
グに供する従来のエツチング装置の構成国である。 （１） （２）は鏡面ウェハ、（４）は貼り合せウエノ
＼、（４ａ〉は面取り部、（８）はエツチング液、（１
０）は半導体基板、（２１）はＳｉＯ□膜である。 代 理 人 松 隈 秀 盛 ０ 第２図 第３ 図 手続補正書 １、事件の表示 平底 １年 特 許 願 第２２５６８４号 住 所 東京部品用区北品用６丁目７番３５号 名称（２１Ｂ）ソニ 株 式 ％式％ 置 ０３−３４３−５８２１０ （新宿ビル〉明細書の
売切の詳細な説明の掴 ８、 ？ｉｌｉ正の内容 （１）明細書中、第３頁６行「第 図Ａ」とあるを「第
２図Ａ」に訂正する。 （２）同、第９頁１６行ｒｓＩｏ基板」とあるを「Ｓ○
Ｉ基板」に訂正する。 以
Claims (1)
- 【特許請求の範囲】 ウェハ同士を直接貼り合せてなる貼り合せウェハの全面
に耐エッチング性被膜を被着形成し、上記貼り合せウェ
ハの周縁部の面取り加工を行った後、 上記耐エッチング性被膜をマスクとして上記面取り部の
みをエッチングすることを特徴とする半導体基板の製法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568489A JPH0389519A (ja) | 1989-08-31 | 1989-08-31 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568489A JPH0389519A (ja) | 1989-08-31 | 1989-08-31 | 半導体基板の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0389519A true JPH0389519A (ja) | 1991-04-15 |
Family
ID=16833170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22568489A Pending JPH0389519A (ja) | 1989-08-31 | 1989-08-31 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0389519A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856876A2 (en) * | 1997-01-31 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a bonding substrate |
| US6110391A (en) * | 1997-01-17 | 2000-08-29 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing a bonding substrate |
| US8298916B2 (en) | 2010-03-02 | 2012-10-30 | Soitec | Process for fabricating a multilayer structure with post-grinding trimming |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US9138980B2 (en) | 2010-06-22 | 2015-09-22 | Soitec | Apparatus for manufacturing semiconductor devices |
-
1989
- 1989-08-31 JP JP22568489A patent/JPH0389519A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110391A (en) * | 1997-01-17 | 2000-08-29 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing a bonding substrate |
| EP0856876A2 (en) * | 1997-01-31 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a bonding substrate |
| US5918139A (en) * | 1997-01-31 | 1999-06-29 | Shin Etsu Handotai Co., Ltd. | Method of manufacturing a bonding substrate |
| EP0856876A3 (en) * | 1997-01-31 | 2000-07-26 | Shin-Etsu Handotai Company Limited | Method of manufacturing a bonding substrate |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US8298916B2 (en) | 2010-03-02 | 2012-10-30 | Soitec | Process for fabricating a multilayer structure with post-grinding trimming |
| US9138980B2 (en) | 2010-06-22 | 2015-09-22 | Soitec | Apparatus for manufacturing semiconductor devices |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8871611B2 (en) | 2010-08-11 | 2014-10-28 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
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