JPH056883A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH056883A JPH056883A JP27674291A JP27674291A JPH056883A JP H056883 A JPH056883 A JP H056883A JP 27674291 A JP27674291 A JP 27674291A JP 27674291 A JP27674291 A JP 27674291A JP H056883 A JPH056883 A JP H056883A
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- 239000000758 substrate Substances 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000013078 crystal Substances 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000002210 silicon-based material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 37
- 229910052710 silicon Inorganic materials 0.000 abstract description 37
- 239000010703 silicon Substances 0.000 abstract description 37
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000002955 isolation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】 結晶性のすぐれたＳＯＩ(Silicon on Insula
tor)基板を形成する方法を提供すること。 【構成】 第１のシリコン基板１上に酸化膜２を、第２
のシリコン基板３上にエピタキシャルシリコン成長膜４
を形成し、双方を酸化膜２側とエピタキシャルシリコン
成長膜４側とで貼り合わせる。貼り合わせた積層基板は
第２のシリコン基板３をエピタキシャルシリコン成長膜
４が露出するまで削り、エピタキシャルシリコン成長膜
４，酸化膜２，第１のシリコン基板１によるＳＯＩ構造
を得る。
tor)基板を形成する方法を提供すること。 【構成】 第１のシリコン基板１上に酸化膜２を、第２
のシリコン基板３上にエピタキシャルシリコン成長膜４
を形成し、双方を酸化膜２側とエピタキシャルシリコン
成長膜４側とで貼り合わせる。貼り合わせた積層基板は
第２のシリコン基板３をエピタキシャルシリコン成長膜
４が露出するまで削り、エピタキシャルシリコン成長膜
４，酸化膜２，第１のシリコン基板１によるＳＯＩ構造
を得る。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Semiconducto
r-On-Insulator) 構造を有する半導体基板の製造方法に
関する。
r-On-Insulator) 構造を有する半導体基板の製造方法に
関する。
【０００２】
【従来の技術】ＳＯＩ基板は、半導体シリコン基板上に
ＳｉＯ2 等の絶縁層を形成して絶縁基板とし、その上に
更に半導体シリコン層を形成したものである。
ＳｉＯ2 等の絶縁層を形成して絶縁基板とし、その上に
更に半導体シリコン層を形成したものである。
【０００３】しかしながら、絶縁層上に形成する半導体
シリコン層として、いわゆるバルクシリコンを貼り合わ
せ形成したものは、結晶性がわるく、リーク特性、耐圧
特性等に問題があった。
シリコン層として、いわゆるバルクシリコンを貼り合わ
せ形成したものは、結晶性がわるく、リーク特性、耐圧
特性等に問題があった。
【０００４】一方、エピタキシャル成長による単結晶の
半導体シリコン層は、結晶欠陥が少なく、不純物の混入
制御も容易なことから、半導体装置に用いられている
（例えば特開昭６０−１４４９４９号）。また、２枚の
半導体基板の表面を互いに酸化させ、その酸化された面
どうしを貼り合わせる方法が提案されている（例えば特
開昭６３−６５６４８号）。
半導体シリコン層は、結晶欠陥が少なく、不純物の混入
制御も容易なことから、半導体装置に用いられている
（例えば特開昭６０−１４４９４９号）。また、２枚の
半導体基板の表面を互いに酸化させ、その酸化された面
どうしを貼り合わせる方法が提案されている（例えば特
開昭６３−６５６４８号）。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
ＳＯＩを形成すべく、絶縁基板上に直接シリコンエピタ
キシャル層を成長させると、そのシリコン層はアモルフ
ァスか多結晶になるので、これを単結晶化するために、
再結晶の処理が必要であった。また、２枚の半導体基板
を互いに酸化させ、その酸化された面どうしを貼り合わ
せる方法では酸化膜面を両基板の主面に形成しなければ
ならないため、製造工程が増加するという問題がある。
ＳＯＩを形成すべく、絶縁基板上に直接シリコンエピタ
キシャル層を成長させると、そのシリコン層はアモルフ
ァスか多結晶になるので、これを単結晶化するために、
再結晶の処理が必要であった。また、２枚の半導体基板
を互いに酸化させ、その酸化された面どうしを貼り合わ
せる方法では酸化膜面を両基板の主面に形成しなければ
ならないため、製造工程が増加するという問題がある。
【０００６】そこで、本発明は、絶縁基板上に直接単結
晶のシリコンエピタキシャル層を形成することができる
半導体基板の製造方法を提供することを目的としてい
る。
晶のシリコンエピタキシャル層を形成することができる
半導体基板の製造方法を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１面を有する第１の半導体基板の上記
第１面に酸化膜を形成する第１の工程と、第２面及びこ
の第２面の裏面である第３面とを有する第２の半導体基
板の上記第２面に単結晶の半導体層を形成する第２の工
程と、この第２の工程を経て上記第２面に単結晶の半導
体層が形成された上記第２の半導体基板と上記第１の工
程を経て酸化膜が形成された上記第１の半導体基板の上
記第１面とを貼り合わせる第３の工程と、この第３の工
程により貼り合わされた上記第２の半導体基板をその第
３面側から上記単結晶の半導体層が露出するまで研摩す
る第４の工程とを備えて構成した。
成するために、第１面を有する第１の半導体基板の上記
第１面に酸化膜を形成する第１の工程と、第２面及びこ
の第２面の裏面である第３面とを有する第２の半導体基
板の上記第２面に単結晶の半導体層を形成する第２の工
程と、この第２の工程を経て上記第２面に単結晶の半導
体層が形成された上記第２の半導体基板と上記第１の工
程を経て酸化膜が形成された上記第１の半導体基板の上
記第１面とを貼り合わせる第３の工程と、この第３の工
程により貼り合わされた上記第２の半導体基板をその第
３面側から上記単結晶の半導体層が露出するまで研摩す
る第４の工程とを備えて構成した。
【０００８】
【作用】本発明は、上記構成により、酸化膜を形成した
第１の半導体基板と単結晶の半導体層を形成した第２の
半導体層とを互いに貼り合わせることによって半導体積
層基板を形成する。そのため、絶縁基板上に直接結晶性
のよい単結晶の半導体層を形成することができ、再結晶
処理が不要となる。
第１の半導体基板と単結晶の半導体層を形成した第２の
半導体層とを互いに貼り合わせることによって半導体積
層基板を形成する。そのため、絶縁基板上に直接結晶性
のよい単結晶の半導体層を形成することができ、再結晶
処理が不要となる。
【０００９】また、第２の半導体基板の主面にあらかじ
め所定パターンの酸化膜を形成しておけば、その酸化膜
を素子分離用の酸化膜として用いることができるととも
に、研摩の際のストッパーとして利用することができ
る。
め所定パターンの酸化膜を形成しておけば、その酸化膜
を素子分離用の酸化膜として用いることができるととも
に、研摩の際のストッパーとして利用することができ
る。
【００１０】
【実施例】以下に本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例であるＳＯＩ構造の半導
体基板の製造方法を製造工程順に示す断面図である。
する。図１は本発明の一実施例であるＳＯＩ構造の半導
体基板の製造方法を製造工程順に示す断面図である。
【００１１】まず、図１（ａ）に示すように、第１の半
導体シリコン基板１の表面上にＣＶＤ法によりＳｉＯ2
膜２を０．５〜２μｍ厚に形成する。この時、例えばＰ
2 Ｏ5 やＢ2 Ｏ3 を用いてリンまたはホウ素を４〜８ｗ
ｔ％混入させると、クラック等が入りにくくなるので好
ましい。また、ＣＶＤ法の他熱酸化法でも所定の膜が形
成されればよいが、この場合は、１μｍ以上のＳｉＯ2
膜形成には長時間の熱処理が必要となるので、ＣＶＤ法
の方が好ましい。
導体シリコン基板１の表面上にＣＶＤ法によりＳｉＯ2
膜２を０．５〜２μｍ厚に形成する。この時、例えばＰ
2 Ｏ5 やＢ2 Ｏ3 を用いてリンまたはホウ素を４〜８ｗ
ｔ％混入させると、クラック等が入りにくくなるので好
ましい。また、ＣＶＤ法の他熱酸化法でも所定の膜が形
成されればよいが、この場合は、１μｍ以上のＳｉＯ2
膜形成には長時間の熱処理が必要となるので、ＣＶＤ法
の方が好ましい。
【００１２】一方、図１（ｂ）に示すように、第２の半
導体シリコン基板３上にシリコンのエピタキシャル膜４
を０．５〜２μｍ厚に成長させる。成長方法は、例えば
１１５０〜１２００℃の高温度下でシラン（ＳｉＨ4 ）
の水素還元法による。
導体シリコン基板３上にシリコンのエピタキシャル膜４
を０．５〜２μｍ厚に成長させる。成長方法は、例えば
１１５０〜１２００℃の高温度下でシラン（ＳｉＨ4 ）
の水素還元法による。
【００１３】次いで、図１（ｃ）に示すように、第１の
半導体シリコン基板１と第２の半導体シリコン基板３と
を向かい合わせて、その主面どうしを貼り合わせ、１０
００〜１２００℃の高温下、水蒸気雰囲気中で熱処理し
て互いに接着する。
半導体シリコン基板１と第２の半導体シリコン基板３と
を向かい合わせて、その主面どうしを貼り合わせ、１０
００〜１２００℃の高温下、水蒸気雰囲気中で熱処理し
て互いに接着する。
【００１４】しかる後、第２の半導体シリコン基板３を
その裏面側から機械的に研摩する。そして、第２の半導
体シリコン基板３が１〜２μｍ程度残っている状態で、
機械的研摩を止め、その後は、ＨＦ：ＨＮＯ3 ：ＣＨ3
ＣＯＯＨ ＝ １：３：８の溶液によって溶解研摩す
る。これにより、図１（ｄ）に示すように、シリコンエ
ピタキシャル膜４を露出させる。
その裏面側から機械的に研摩する。そして、第２の半導
体シリコン基板３が１〜２μｍ程度残っている状態で、
機械的研摩を止め、その後は、ＨＦ：ＨＮＯ3 ：ＣＨ3
ＣＯＯＨ ＝ １：３：８の溶液によって溶解研摩す
る。これにより、図１（ｄ）に示すように、シリコンエ
ピタキシャル膜４を露出させる。
【００１５】以上のように構成することによって、Ｓｉ
Ｏ2 膜２の上に直接単結晶のシリコンエピタキシャル膜
４が形成されたＳＯＩ基板を得ることができる。
Ｏ2 膜２の上に直接単結晶のシリコンエピタキシャル膜
４が形成されたＳＯＩ基板を得ることができる。
【００１６】図２に本発明の第２の実施例を示す。本実
施例においては、図２（ａ）に示すように、第２の半導
体シリコン基板３の周辺部に予め約２ｍｍ幅のＳｉＯ2
膜５を１〜２μｍ厚に形成しておく。このＳｉＯ2 膜５
の膜厚は、後に成長させるシリコンエピタキシャル膜の
膜厚に等しい膜厚とする。
施例においては、図２（ａ）に示すように、第２の半導
体シリコン基板３の周辺部に予め約２ｍｍ幅のＳｉＯ2
膜５を１〜２μｍ厚に形成しておく。このＳｉＯ2 膜５
の膜厚は、後に成長させるシリコンエピタキシャル膜の
膜厚に等しい膜厚とする。
【００１７】次に、図２（ｂ）に示すように、この第２
の半導体シリコン基板３の上のＳｉＯ2 膜５の部分を除
いた部分にのみ、選択エピタキシャル成長技術を用い
て、シリコンエピタキシャル膜４を成長させる。
の半導体シリコン基板３の上のＳｉＯ2 膜５の部分を除
いた部分にのみ、選択エピタキシャル成長技術を用い
て、シリコンエピタキシャル膜４を成長させる。
【００１８】しかる後、図２（ｃ）に示すように、上述
した第１の実施例と同様、この第２の半導体シリコン基
板３とＳｉＯ2 膜２を形成した第１の半導体シリコン基
板１とを互いに貼り合わせて、熱処理により接着する。
した第１の実施例と同様、この第２の半導体シリコン基
板３とＳｉＯ2 膜２を形成した第１の半導体シリコン基
板１とを互いに貼り合わせて、熱処理により接着する。
【００１９】そして、図２（ｄ）に示すように、第２の
半導体シリコン基板３をその裏面側から研摩してシリコ
ンエピタキシャル膜４を露出させる。この時、ＳｉＯ2
の研摩速度はシリコンに比較して小さいので、ＳｉＯ2
膜５を研摩のストッパーとして利用することができ、従
って、シリコンエピタキシャル膜４の膜厚を精密に制御
することができる。
半導体シリコン基板３をその裏面側から研摩してシリコ
ンエピタキシャル膜４を露出させる。この時、ＳｉＯ2
の研摩速度はシリコンに比較して小さいので、ＳｉＯ2
膜５を研摩のストッパーとして利用することができ、従
って、シリコンエピタキシャル膜４の膜厚を精密に制御
することができる。
【００２０】図３に本発明の第３の実施例を示す。本実
施例においては、図３（ａ）に示すように、第２の半導
体シリコン基板３の周辺部に研摩ストッパー用のＳｉＯ
2 膜５を形成する際、予め素子分離用のＳｉＯ2 膜６も
同時にパターン形成しておく。
施例においては、図３（ａ）に示すように、第２の半導
体シリコン基板３の周辺部に研摩ストッパー用のＳｉＯ
2 膜５を形成する際、予め素子分離用のＳｉＯ2 膜６も
同時にパターン形成しておく。
【００２１】その後、第２の実施例と同様に工程を進め
ていくと、最終的に図３（ｄ）に示すように、シリコン
エピタキシャル膜４に素子分離用のＳｉＯ2 部６が形成
されたＳＯＩ基板を得ることができる。
ていくと、最終的に図３（ｄ）に示すように、シリコン
エピタキシャル膜４に素子分離用のＳｉＯ2 部６が形成
されたＳＯＩ基板を得ることができる。
【００２２】なお、本実施例のように素子分離用のＳｉ
Ｏ2 膜６を形成する場合には、このＳｉＯ2 膜６を研摩
ストッパーとしても用いることができるので、研摩スト
ッパー用のＳｉＯ2 膜５はあえて形成する必要はない。
しかしながら、研摩ストッパーは、第２の半導体シリコ
ン基板３の中央部のみに存在するよりは周辺部にあった
方が作業上有利であるので、ＳｉＯ2 膜５を設ける方が
より好ましい。
Ｏ2 膜６を形成する場合には、このＳｉＯ2 膜６を研摩
ストッパーとしても用いることができるので、研摩スト
ッパー用のＳｉＯ2 膜５はあえて形成する必要はない。
しかしながら、研摩ストッパーは、第２の半導体シリコ
ン基板３の中央部のみに存在するよりは周辺部にあった
方が作業上有利であるので、ＳｉＯ2 膜５を設ける方が
より好ましい。
【００２３】
【発明の効果】以上説明したように本発明によれば、絶
縁基板上に直接結晶性のよい半導体エピタキシャル層を
形成することができるので、簡単且つ確実な方法で、特
性の良い半導体積層基板を製造することができる。
縁基板上に直接結晶性のよい半導体エピタキシャル層を
形成することができるので、簡単且つ確実な方法で、特
性の良い半導体積層基板を製造することができる。
【図１】本発明の第１の実施例を示す半導体基板の製造
方法の工程順概略断面図である。
方法の工程順概略断面図である。
【図２】本発明の第２の実施例を示す半導体基板の製造
方法の工程順概略断面図である。
方法の工程順概略断面図である。
【図３】本発明の第３の実施例を示す半導体基板の製造
方法の工程順概略断面図である。
方法の工程順概略断面図である。
１ 第１の半導体基板
２ 酸化膜
３ 第２の半導体基板
４ 単結晶半導体層
５ 酸化膜
６ 酸化膜
Claims (10)
- 【請求項１】 第１面を有する第１の半導体基板の上記
第１面に酸化膜を形成する第１の工程と、第２面及びこ
の第２面の裏面である第３面とを有する第２の半導体基
板の上記第２面に単結晶の半導体層を形成する第２の工
程と、この第２の工程を経て上記第２面に単結晶の半導
体層が形成された上記第２の半導体基板と上記第１の工
程を経て酸化膜が形成された上記第１の半導体基板の上
記第１面とを貼り合わせる第３の工程と、この第３の工
程により貼り合わされた上記第２の半導体基板をその第
３面側から上記単結晶の半導体層が露出するまで研摩す
る第４の工程と、を有する半導体基板の製造方法。 - 【請求項２】 上記第２の工程はエピタキシャル成長法
により単結晶の半導体層を形成することを特徴とする請
求項第１項記載の半導体基板の製造方法。 - 【請求項３】 上記第２の半導体基板およびその第２面
に形成する単結晶の半導体層はシリコン材料で構成され
ることを特徴とする請求項第１項記載の半導体基板の製
造方法。 - 【請求項４】 上記第２の半導体基板の上記第２面に所
定パターンの酸化膜を形成する第５の工程を上記第２の
工程の前に有する請求項第１項記載の半導体基板の製造
方法。 - 【請求項５】 第２の工程は、上記第５の工程の後、上
記第２の半導体基板の上記第２面の酸化膜が形成されて
いない基板表面上に単結晶の半導体層を形成することを
特徴とする請求項第４項記載の半導体基板の製造方法。 - 【請求項６】 上記第２の工程はエピタキシャル成長法
により単結晶の半導体層を形成することを特徴とする請
求項第５項記載の半導体基板の製造方法。 - 【請求項７】 上記第３の工程は熱処理を含むことを特
徴とする請求項第１項記載の半導体基板の製造方法。 - 【請求項８】 上記熱処理は水蒸気雰囲気中で行うこと
を特徴とする請求項第７項記載の半導体基板の製造方
法。 - 【請求項９】 上記熱処理は１０００乃至１２００℃の
温度範囲で行うことを特徴とする請求項第７項記載の半
導体基板の製造方法。 - 【請求項１０】 上記第４の工程は機械的研摩工程と、
それに続く溶液研摩工程とを含むことを特徴とする請求
項第１項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27674291A JPH056883A (ja) | 1990-09-28 | 1991-09-27 | 半導体基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26066990 | 1990-09-28 | ||
| JP2-260669 | 1990-09-28 | ||
| JP27674291A JPH056883A (ja) | 1990-09-28 | 1991-09-27 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056883A true JPH056883A (ja) | 1993-01-14 |
Family
ID=26544699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27674291A Withdrawn JPH056883A (ja) | 1990-09-28 | 1991-09-27 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056883A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0917193A1 (en) * | 1997-11-10 | 1999-05-19 | Nec Corporation | Laminated SOI substrate and producing method thereof |
| WO2000033045A1 (fr) * | 1998-11-27 | 2000-06-08 | Commissariat A L'energie Atomique | Structure micro-usinee a membrane deformable et son procede de realisation |
| JP2000331899A (ja) * | 1999-05-21 | 2000-11-30 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| US6427748B1 (en) | 1998-07-27 | 2002-08-06 | Canon Kabushiki Kaisha | Sample processing apparatus and method |
| US6489654B2 (en) | 1998-04-17 | 2002-12-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate |
-
1991
- 1991-09-27 JP JP27674291A patent/JPH056883A/ja not_active Withdrawn
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