JPH0376506B2 - - Google Patents
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- Publication number
- JPH0376506B2 JPH0376506B2 JP59252928A JP25292884A JPH0376506B2 JP H0376506 B2 JPH0376506 B2 JP H0376506B2 JP 59252928 A JP59252928 A JP 59252928A JP 25292884 A JP25292884 A JP 25292884A JP H0376506 B2 JPH0376506 B2 JP H0376506B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- bit
- error
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に複数ビツト構成素子から構成され
る記憶装置において、素子不良で複数ビツトエラ
ーが生じてもそのエラーに対して正しいデータビ
ツトを出力し得る記憶装置に関する。
る記憶装置において、素子不良で複数ビツトエラ
ーが生じてもそのエラーに対して正しいデータビ
ツトを出力し得る記憶装置に関する。
デイジタル計算機等のデイジタル処理装置で
は、そこで処理されるデータを記憶しておかなけ
ればならないことから記憶装置が用いられてい
る。その記憶装置には各種形式のものがあるが、
いずれの形式においても、エラーの発生は不可避
である。
は、そこで処理されるデータを記憶しておかなけ
ればならないことから記憶装置が用いられてい
る。その記憶装置には各種形式のものがあるが、
いずれの形式においても、エラーの発生は不可避
である。
そのエラーの発生に対処する仕方は記憶装置の
構成によつて種々の対策が採られているが、いず
れにしても、不良部分を有する記憶装置において
その部分乃至全部的交換を行なわない限りエラー
を発生する記憶部分について正しいデータを記憶
装置から出力し得なければならないことに変わり
はない。
構成によつて種々の対策が採られているが、いず
れにしても、不良部分を有する記憶装置において
その部分乃至全部的交換を行なわない限りエラー
を発生する記憶部分について正しいデータを記憶
装置から出力し得なければならないことに変わり
はない。
従来の半導体メモリは１ビツト構成素子を用い
て構成されるものが主流であつた。従つて、この
種のメモリで発生するメモリエラーは確率的には
１ビツトエラーが殆どであり、このようなエラー
はエラー検出兼訂正機能（以下、ECCと略称す
る。）でエラー訂正を行なうことができたので、
この種のエラー発生があつてもメモリの交換をす
る必要がなかつた。
て構成されるものが主流であつた。従つて、この
種のメモリで発生するメモリエラーは確率的には
１ビツトエラーが殆どであり、このようなエラー
はエラー検出兼訂正機能（以下、ECCと略称す
る。）でエラー訂正を行なうことができたので、
この種のエラー発生があつてもメモリの交換をす
る必要がなかつた。
しかし、１つの複数ビツト構成素子の故障によ
つて複数ビツトエラーが発生する場合には、その
システムはダウンしてしまうので、メモリの交換
をしなければならなかつた。
つて複数ビツトエラーが発生する場合には、その
システムはダウンしてしまうので、メモリの交換
をしなければならなかつた。
半導体メモリの高密度化が進められ、複数ビツ
ト構成素子を用いて構成されるメモリが開発され
実用に供されるようになると、そのようなメモリ
のメモリセルに故障が生ずると、１ビツト又は複
数ビツトのエラーが発生するようになる。このよ
うな場合には、従来のECCをそのまま適用した
だけでは、そのようなエラーに対処することはで
きない。
ト構成素子を用いて構成されるメモリが開発され
実用に供されるようになると、そのようなメモリ
のメモリセルに故障が生ずると、１ビツト又は複
数ビツトのエラーが発生するようになる。このよ
うな場合には、従来のECCをそのまま適用した
だけでは、そのようなエラーに対処することはで
きない。
従つて、そのようなエラーが発生すると、良品
のメモリと交換しなければならないことになる
が、その交換なしに、エラーを発生するメモリを
あたかも良品のメモリであるかの如く取り扱い得
る技法はないだろうかという願望にも根強いもの
がある。
のメモリと交換しなければならないことになる
が、その交換なしに、エラーを発生するメモリを
あたかも良品のメモリであるかの如く取り扱い得
る技法はないだろうかという願望にも根強いもの
がある。
本発明は上述した問題点の解決を図つた記憶装
置を提供するもので、その手段は、複数ビツト構
成の記憶セルを所要数有するメモリと、該メモリ
の所定個数の記憶セルから読み出されたデータに
生じた訂正不可能なエラーを検出するエラー検出
兼訂正手段と、前記訂正不可能なエラーの検出時
に前記メモリの前記データを読み出した所定個数
の記憶セルにテストデータを書き込み、そのデー
タを読み出してこれら両データ間の予め決められ
た関係を用いて前記メモリの訂正不可能なエラー
ビツト位置、及び当該訂正不可能なエラービツト
位置を有するメモリのアドレス位置を検出するテ
スト手段と、前記テスト手段によつて検出された
エラービツト位置のビツトデータを交替記憶させ
る交替記憶手段と、前記検出された訂正不可能な
エラービツトが含まれるアドレス位置のデータの
読み出しが必要になつたとき、前記メモリからそ
のデータを読み出すと共に、前記交替記憶手段か
らビツトデータを読み出して前記メモリから読み
出された対応ビツトと置換する置換手段とを有し
て構成したものである。
置を提供するもので、その手段は、複数ビツト構
成の記憶セルを所要数有するメモリと、該メモリ
の所定個数の記憶セルから読み出されたデータに
生じた訂正不可能なエラーを検出するエラー検出
兼訂正手段と、前記訂正不可能なエラーの検出時
に前記メモリの前記データを読み出した所定個数
の記憶セルにテストデータを書き込み、そのデー
タを読み出してこれら両データ間の予め決められ
た関係を用いて前記メモリの訂正不可能なエラー
ビツト位置、及び当該訂正不可能なエラービツト
位置を有するメモリのアドレス位置を検出するテ
スト手段と、前記テスト手段によつて検出された
エラービツト位置のビツトデータを交替記憶させ
る交替記憶手段と、前記検出された訂正不可能な
エラービツトが含まれるアドレス位置のデータの
読み出しが必要になつたとき、前記メモリからそ
のデータを読み出すと共に、前記交替記憶手段か
らビツトデータを読み出して前記メモリから読み
出された対応ビツトと置換する置換手段とを有し
て構成したものである。
本発明装置によれば、複数ビツト構成の記憶セ
ルを複数有して構成されるメモリから読み出され
たデータに訂正不可能なエラーがエラー検出兼訂
正手段によつて検出されると、システムダウンと
なり、次にテスト手段によつてそのデータが記憶
された所定個数の記憶セルにテストデータが書き
込まれ、そして読み出される。これら両データ間
の予め決められた関係を用いて訂正不可能なアド
レス位置、ビツト位置を検出する。このエラービ
ツト位置は、１つの記憶セルが故障した時には最
小２以上、最大はセルのビツト構成と同じ数だけ
となり、いずれにしろ最大数が交替の単位とな
る。システムが復旧後は検出されたエラービツト
位置、アドレス位置のためのデータを本記憶装置
が書き込み命令を受けた時に交替記憶手段に書き
込んでおく。そして、検出されたエラービツト位
置、エラーアドレス位置のデータを読み出そうと
するときには、そのデータを交替記憶手段から読
み出してエラー検出兼訂正機能を介して出力す
る。
ルを複数有して構成されるメモリから読み出され
たデータに訂正不可能なエラーがエラー検出兼訂
正手段によつて検出されると、システムダウンと
なり、次にテスト手段によつてそのデータが記憶
された所定個数の記憶セルにテストデータが書き
込まれ、そして読み出される。これら両データ間
の予め決められた関係を用いて訂正不可能なアド
レス位置、ビツト位置を検出する。このエラービ
ツト位置は、１つの記憶セルが故障した時には最
小２以上、最大はセルのビツト構成と同じ数だけ
となり、いずれにしろ最大数が交替の単位とな
る。システムが復旧後は検出されたエラービツト
位置、アドレス位置のためのデータを本記憶装置
が書き込み命令を受けた時に交替記憶手段に書き
込んでおく。そして、検出されたエラービツト位
置、エラーアドレス位置のデータを読み出そうと
するときには、そのデータを交替記憶手段から読
み出してエラー検出兼訂正機能を介して出力す
る。
従つて、エラーが生じてもメモリ交換を可及的
に少なくし、メモリの信頼性を向上させ得る。
に少なくし、メモリの信頼性を向上させ得る。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
添付図面は本発明の一実施例を示す。この図に
おいて、１は複数ビツト構成の記憶セルを複数有
して構成されるメモリ（MEM）であり、ここに
書き込まれるデータはマルチプレクサ２を介して
図示しないメモリコントロールユニツト（以下、
MCUと略称する。）からのデータ及びテスタ３か
ら送られて来る書込みテストデータ（TEST−
WD）である。マルチプレクサ２の出力は又、交
替メモリ（ALTMEM）４に接続されている。こ
のメモリ４のアドレツシング部には、メモリ１の
アドレツシング部に供給されるアドレスに対応し
たアドレスを供給されるようになつているが、図
面を明瞭にするためのその詳細は図示してない。
おいて、１は複数ビツト構成の記憶セルを複数有
して構成されるメモリ（MEM）であり、ここに
書き込まれるデータはマルチプレクサ２を介して
図示しないメモリコントロールユニツト（以下、
MCUと略称する。）からのデータ及びテスタ３か
ら送られて来る書込みテストデータ（TEST−
WD）である。マルチプレクサ２の出力は又、交
替メモリ（ALTMEM）４に接続されている。こ
のメモリ４のアドレツシング部には、メモリ１の
アドレツシング部に供給されるアドレスに対応し
たアドレスを供給されるようになつているが、図
面を明瞭にするためのその詳細は図示してない。
メモリ１の出力は交替メモリ４の出力と共にマ
ルチプレクサ５を介してECC６へ供給され、該
ECCの出力が記憶装置の出力となる。
ルチプレクサ５を介してECC６へ供給され、該
ECCの出力が記憶装置の出力となる。
マルチプレクサ５の出力は又、比較回路７の一
方の入力に接続され、その他方の入力にはテスタ
３からの読出しテストデータ（TEST−WD）出
力が接続されている。比較回路７のエラービツト
位置検出、エラーアドレス検出出力は交替メモリ
４の書込み制御入力に接続されている。
方の入力に接続され、その他方の入力にはテスタ
３からの読出しテストデータ（TEST−WD）出
力が接続されている。比較回路７のエラービツト
位置検出、エラーアドレス検出出力は交替メモリ
４の書込み制御入力に接続されている。
このように構成される本発明装置の動作を説明
する。
する。
通常の動作モードであるエラー無検出又は単一
エラーの検出がある場合には、MCUからマルチ
プレクサ２を介してメモリ１に書き込まれたデー
タ（WD）がメモリ１から読み出されマルチプレ
クサ５を介してECC６に送られ、そこにおいて
エラーが検出されない場合には入力されたデータ
がそのままECC６からMCUへ出力される。
エラーの検出がある場合には、MCUからマルチ
プレクサ２を介してメモリ１に書き込まれたデー
タ（WD）がメモリ１から読み出されマルチプレ
クサ５を介してECC６に送られ、そこにおいて
エラーが検出されない場合には入力されたデータ
がそのままECC６からMCUへ出力される。
ECC６において、訂正不可能なエラー例えば
複数エラーの発生が検出されると、この時点でシ
ステムダウンとなり、次にテスタ３が起動され
る。そのテスタ３は書込みテストデータ（TEST
−WD）をマルチプレクサ２を介してメモリ１に
送り、その書込みテストデータは上述訂正不可能
なエラー領域を含む予め決められた書込み単位領
域に書き込まれる。そして、その書き込まれた書
込みテストデータはメモリ１から読み出され、マ
ルチプレクサ５を介して比較回路７の一方へ供給
される。一方、この供給時刻に合わせて、テスタ
３から書き込んだテストデータが比較回路７の他
方の入力に供給される。これら両デタが比較回路
７において比較チエツクされる、例えば両データ
間をビツト毎に一致、不一致の関係につき比較検
査して訂正不可能なエラーのエラービツト位置の
検出出力と、そのエラーアドレスとが比較回路７
からALTMEM４へ供給される。ALTMEM側に
おいてはこの複数のエラービツト位置を記憶して
おきこのエラービツトの位置が複数ビツトを有し
ている交替メモリビツト数の範囲に入つているな
らば交替が可能として、MCUからの書き込みア
クセス時にはエラービツト位置に対応する書き込
みデータを該交替メモリの入力とし、また、該エ
ラーアドレスの位置を記憶しておくことでMCU
からのアクセスアドレスとこのエラーアドレスが
一致した時のみ該データを交替メモリに書き込
む。
複数エラーの発生が検出されると、この時点でシ
ステムダウンとなり、次にテスタ３が起動され
る。そのテスタ３は書込みテストデータ（TEST
−WD）をマルチプレクサ２を介してメモリ１に
送り、その書込みテストデータは上述訂正不可能
なエラー領域を含む予め決められた書込み単位領
域に書き込まれる。そして、その書き込まれた書
込みテストデータはメモリ１から読み出され、マ
ルチプレクサ５を介して比較回路７の一方へ供給
される。一方、この供給時刻に合わせて、テスタ
３から書き込んだテストデータが比較回路７の他
方の入力に供給される。これら両デタが比較回路
７において比較チエツクされる、例えば両データ
間をビツト毎に一致、不一致の関係につき比較検
査して訂正不可能なエラーのエラービツト位置の
検出出力と、そのエラーアドレスとが比較回路７
からALTMEM４へ供給される。ALTMEM側に
おいてはこの複数のエラービツト位置を記憶して
おきこのエラービツトの位置が複数ビツトを有し
ている交替メモリビツト数の範囲に入つているな
らば交替が可能として、MCUからの書き込みア
クセス時にはエラービツト位置に対応する書き込
みデータを該交替メモリの入力とし、また、該エ
ラーアドレスの位置を記憶しておくことでMCU
からのアクセスアドレスとこのエラーアドレスが
一致した時のみ該データを交替メモリに書き込
む。
またMCUからの読み出しアクセス時にはアク
セスアドレスとエラーアドレスが一致した時の
み、交替メモリからの読み出しデータをマルチプ
レクサ５を用いて誤つているビツトと入れ替える
ようにしておく。またエラービツトの数が範囲に
入つていない時は交替不可とする。
セスアドレスとエラーアドレスが一致した時の
み、交替メモリからの読み出しデータをマルチプ
レクサ５を用いて誤つているビツトと入れ替える
ようにしておく。またエラービツトの数が範囲に
入つていない時は交替不可とする。
これで交替メモリ回路の制御が終わり、システ
ムダウンとなつていたシステムを立ち上げる。か
くして以降は上述のような訂正不可能なエラーを
発生させた記憶単位領域への書込みデータのうち
の、少なくとも上述エラービツト位置分のデータ
がALTMEM４へ書き込まれる。
ムダウンとなつていたシステムを立ち上げる。か
くして以降は上述のような訂正不可能なエラーを
発生させた記憶単位領域への書込みデータのうち
の、少なくとも上述エラービツト位置分のデータ
がALTMEM４へ書き込まれる。
そして、訂正不可能なエラー（複数ビツトエラ
ー）を発生させた記憶単位手段からのデータの読
み出しが要求された場合には、メモリ１からその
データの読み出しが行なわれると共に、
ALTMEM４からエラービツト位置分のデータが
読み出され、マルチプレクサ５においてメモリ１
からのデータのうちの訂正不可能エラーデータ部
分がALTMEM４からのデータで置換されて
ECC６へ送られる。
ー）を発生させた記憶単位手段からのデータの読
み出しが要求された場合には、メモリ１からその
データの読み出しが行なわれると共に、
ALTMEM４からエラービツト位置分のデータが
読み出され、マルチプレクサ５においてメモリ１
からのデータのうちの訂正不可能エラーデータ部
分がALTMEM４からのデータで置換されて
ECC６へ送られる。
かくしてECC６へ送られて来たデータはECC
６において上述の如き訂正不可能なエラーを発生
することなく、エラーの無いデータとしてECC
６からMCUへ転送される。
６において上述の如き訂正不可能なエラーを発生
することなく、エラーの無いデータとしてECC
６からMCUへ転送される。
従つて、たとえ複数エラーが発生する場合であ
つたとしても、システムダウンは一時的に起こる
が、それによるメモリの交換の必要性を生じさせ
ないでシステムをすぐに立ち上げることができ
る。
つたとしても、システムダウンは一時的に起こる
が、それによるメモリの交換の必要性を生じさせ
ないでシステムをすぐに立ち上げることができ
る。
なお、上述実施例においては、ALTMEM４を
複数ビツトを単一として説明したが、これを複数
組用いれば更に多数ビツトの誤りについても交替
ができる。
複数ビツトを単一として説明したが、これを複数
組用いれば更に多数ビツトの誤りについても交替
ができる。
〔発明の効果〕
以上説明したように、本発明によれば、複数ビ
ツト構成の記憶セルを複数有して構成されるメモ
リに生ずる複数エラーによつてシステムダウンが
発生したとしても部品の交換をすることがなく、
つまりシステムの電源等を切らずに即時にシステ
を立ち上げることができる、等の効果が得られ
る。
ツト構成の記憶セルを複数有して構成されるメモ
リに生ずる複数エラーによつてシステムダウンが
発生したとしても部品の交換をすることがなく、
つまりシステムの電源等を切らずに即時にシステ
を立ち上げることができる、等の効果が得られ
る。
添付図面は本発明の一実施例を示す図である。
図において、１はメモリ、２，５はマルチプレ
クサ、３はテスタ、４は交替メモリ、６はECC、
７は比較回路である。
クサ、３はテスタ、４は交替メモリ、６はECC、
７は比較回路である。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツト構成の記憶セルを所要数有するメ
モリと、 該メモリの所定個数の記憶セルから読み出され
たデータに生じた訂正不可能なエラーを検出する
エラー検出兼訂正手段と、 前記訂正不可能なエラーの検出時に前記メモリ
の前記データを読み出した所定個数の記憶セルに
テストデータを書き込み、そのデータを読み出し
てこれら両データ間の予め決められた関係を用い
て前記メモリの訂正不可能なエラービツト位置、
及び当該訂正不可能なエラービツト位置を有する
メモリのアドレス位置を検出するテスト手段と、 前記テスト手段によつて検出されたエラービツ
ト位置のビツトデータを交替記憶させる交替記憶
手段と、 前記検出された訂正不可能なエラービツトが含
まれるアドレス位置のデータの読み出しが必要に
なつたとき、前記メモリからそのデータを読み出
すと共に、前記交替記憶手段からビツトデータを
読み出して前記メモリから読み出された対応ビツ
トと置換する置換手段とを有することを特徴とす
る記憶装置。 ２ 交替メモリのビツト数は前記メモリに用いた
複数ビツト構成の記憶セルのビツト数に等しくさ
せて、これを交替の単位とすることを特徴とする
特許請求の範囲第１項記載の記憶装置。 ３ 前記予め決められた関係は前記両データ間を
比較検査してビツト毎に一致、不一致の関係にあ
ることを特徴とする特許請求の範囲第１項記載の
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252928A JPS61131147A (ja) | 1984-11-30 | 1984-11-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252928A JPS61131147A (ja) | 1984-11-30 | 1984-11-30 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131147A JPS61131147A (ja) | 1986-06-18 |
| JPH0376506B2 true JPH0376506B2 (ja) | 1991-12-05 |
Family
ID=17244117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252928A Granted JPS61131147A (ja) | 1984-11-30 | 1984-11-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131147A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619598A (en) * | 1979-07-25 | 1981-02-24 | Fujitsu Ltd | Memory error control unit |
| JPS5693190A (en) * | 1979-12-25 | 1981-07-28 | Fujitsu Ltd | Buffer memory control system |
-
1984
- 1984-11-30 JP JP59252928A patent/JPS61131147A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131147A (ja) | 1986-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |