JPH0370909B2 - - Google Patents
Info
- Publication number
- JPH0370909B2 JPH0370909B2 JP59258858A JP25885884A JPH0370909B2 JP H0370909 B2 JPH0370909 B2 JP H0370909B2 JP 59258858 A JP59258858 A JP 59258858A JP 25885884 A JP25885884 A JP 25885884A JP H0370909 B2 JPH0370909 B2 JP H0370909B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- conductivity type
- impurity concentration
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光で直流もしくは交流をオン・オフ
する双方向光スイツチに関し、特に電話回線網に
おける双方向のスイツチに利用されるものであ
る。
する双方向光スイツチに関し、特に電話回線網に
おける双方向のスイツチに利用されるものであ
る。
［従来の技術］
従来半導体双方向スイツチとしてはトライアツ
ク、ゲーテツド・ダイオード・スイツチ（Gated
Diode SWitch：以下GDSと略称する）がある。
トライアツクは交流信号を制御する半導体素子で
あり、広く応用されていることは周知である。
GDSは第１４図に示される様な構造を一例とし、
交流信号の制御のみならず直流の遮断能力を持
ち、大電流サージに強い特徴を有する。第１４図
において、１はポリシリコン基体、２は絶縁層、
３はπ型高抵抗層、４はｐ型拡散領域で、ｎ型カ
ソード領域５を囲んでおり、６はカソード電極、
７はｎ型ゲート領域、８はゲート電極、９はｐ型
アノード領域、１０はアノード電極、１１はポリ
シリコン基板用電極である。π型高抵抗領域３内
にはｎ型ゲート７及びポリシリコン基板用電極１
１の電位によつて空乏層が形成され、ｐ型アノー
ド領域９とｐ型拡散層４との間に電位障壁が形成
される。ｐ型拡散層４の役割はｎ型カソード領域
５とｎ型ゲート領域７との間のパンチスルーを妨
止するためである。ｎ型カソード５、ｐベース
４、π層３、ｎ型ゲート７の間にnpπn接合によ
るバイポーラトランジスタが形成され、一方、ｐ
アノード９、ｎゲート７、π層３、ｐベース４の
間には接合型ｐチヤンネルFETが形成されてい
る。ｎ型ゲート７より電子を注入するとｎゲート
７の直下のπ層３中に形成される電位障壁の高さ
が変化するため、前記ｐチヤンネルFETのｐア
ノード９からの正孔電流が伝導度変調を受けるこ
とになり、ｐベース４が充電されてカソード５か
らの電子注入も引き起こされることになる。これ
によつてGDSはターン・オンする。GDSをター
ン・オフするには、ｎ型ゲート領域７に正の電圧
を印加することによつてπ層３中に電位障壁を形
成すればよい。即ち、ｐアノード９からの正孔の
注入が遮断され、GDSはオフする。第１４図に
示されGDSを２つ互いに並列に逆方向に接続し
たものはゲート電極での交流のみならず直流の遮
断能力を特つた双方向性スイツチとしての機能を
持つという特徴を有している。この様なGDSに
ついては、P.W.シヤツクル（P.W.Shackle）ら
によつて「500V モノリシツク バイデイレク
シヨナル ２×２ クロスポイントアレイ」（“Ａ
500V Monolithic Bidirectional ２×２
Crosspoint Array”）1980年 アイ．トリプル．
イー（Proc.of the 1980 IEEE）国際固体素子回
路会議、170〜171頁（Int Solid−State Circuits
Conf ．pp.170〜171）もしくはP.W.シヤツクル
（P.W.Shackle）らによつて「ニユー バレデイ
レクシヨナル ソリツド・ステート スイツチ
フオー テレホン ループ ブラント アプリケ
ーシヨン」（“Ａ New Bidirectional Solid−
State SWitch for Telephone Loop Plant
Applications”）プロシーデイング オブ アイ．
トリプル．イー 69巻３号、1981年３月292頁〜
299頁（Proceedings of the IEEE、Vol.69、
No.3、March 1981、pp.292〜299）に示されて
いる。
ク、ゲーテツド・ダイオード・スイツチ（Gated
Diode SWitch：以下GDSと略称する）がある。
トライアツクは交流信号を制御する半導体素子で
あり、広く応用されていることは周知である。
GDSは第１４図に示される様な構造を一例とし、
交流信号の制御のみならず直流の遮断能力を持
ち、大電流サージに強い特徴を有する。第１４図
において、１はポリシリコン基体、２は絶縁層、
３はπ型高抵抗層、４はｐ型拡散領域で、ｎ型カ
ソード領域５を囲んでおり、６はカソード電極、
７はｎ型ゲート領域、８はゲート電極、９はｐ型
アノード領域、１０はアノード電極、１１はポリ
シリコン基板用電極である。π型高抵抗領域３内
にはｎ型ゲート７及びポリシリコン基板用電極１
１の電位によつて空乏層が形成され、ｐ型アノー
ド領域９とｐ型拡散層４との間に電位障壁が形成
される。ｐ型拡散層４の役割はｎ型カソード領域
５とｎ型ゲート領域７との間のパンチスルーを妨
止するためである。ｎ型カソード５、ｐベース
４、π層３、ｎ型ゲート７の間にnpπn接合によ
るバイポーラトランジスタが形成され、一方、ｐ
アノード９、ｎゲート７、π層３、ｐベース４の
間には接合型ｐチヤンネルFETが形成されてい
る。ｎ型ゲート７より電子を注入するとｎゲート
７の直下のπ層３中に形成される電位障壁の高さ
が変化するため、前記ｐチヤンネルFETのｐア
ノード９からの正孔電流が伝導度変調を受けるこ
とになり、ｐベース４が充電されてカソード５か
らの電子注入も引き起こされることになる。これ
によつてGDSはターン・オンする。GDSをター
ン・オフするには、ｎ型ゲート領域７に正の電圧
を印加することによつてπ層３中に電位障壁を形
成すればよい。即ち、ｐアノード９からの正孔の
注入が遮断され、GDSはオフする。第１４図に
示されGDSを２つ互いに並列に逆方向に接続し
たものはゲート電極での交流のみならず直流の遮
断能力を特つた双方向性スイツチとしての機能を
持つという特徴を有している。この様なGDSに
ついては、P.W.シヤツクル（P.W.Shackle）ら
によつて「500V モノリシツク バイデイレク
シヨナル ２×２ クロスポイントアレイ」（“Ａ
500V Monolithic Bidirectional ２×２
Crosspoint Array”）1980年 アイ．トリプル．
イー（Proc.of the 1980 IEEE）国際固体素子回
路会議、170〜171頁（Int Solid−State Circuits
Conf ．pp.170〜171）もしくはP.W.シヤツクル
（P.W.Shackle）らによつて「ニユー バレデイ
レクシヨナル ソリツド・ステート スイツチ
フオー テレホン ループ ブラント アプリケ
ーシヨン」（“Ａ New Bidirectional Solid−
State SWitch for Telephone Loop Plant
Applications”）プロシーデイング オブ アイ．
トリプル．イー 69巻３号、1981年３月292頁〜
299頁（Proceedings of the IEEE、Vol.69、
No.3、March 1981、pp.292〜299）に示されて
いる。
GDSはゲートで直流もしくは交流をオン・オ
フできるため、ゲート電極にバイポーラフオトト
ランジスタを接続して光によるオフを行なう回路
形式も提案されている。第１５図がその一例であ
る。
フできるため、ゲート電極にバイポーラフオトト
ランジスタを接続して光によるオフを行なう回路
形式も提案されている。第１５図がその一例であ
る。
一方、トライアツクを光で制御する光トライア
ツクも提案されている。L.ライポレド（L.
Leipold）らによつて「600V／5A 電界効果ト
ランジスタ：トリガード ラテラルオプト・トラ
イアツク」（“600v／5A FET−Triggered
Lateral Opto−Triac”）、テクニカル ダイジエ
スト アイ．トリプル．イー、国際電子デバイス
会議、1982年、261〜263頁（Tech.Digest of
IEEE IEDM 1982、pp.261〜263）には、パワー
MOSゲート構造による集積化構造が示されてい
る。しかし、トライアツクは交流の制御に用いら
れるものであつて、直流の遮断はできない。又、
従来の光トリガ用・光クエンチSIサイリスタでは
双方向の光によるオン・オフはできなかつた。
ツクも提案されている。L.ライポレド（L.
Leipold）らによつて「600V／5A 電界効果ト
ランジスタ：トリガード ラテラルオプト・トラ
イアツク」（“600v／5A FET−Triggered
Lateral Opto−Triac”）、テクニカル ダイジエ
スト アイ．トリプル．イー、国際電子デバイス
会議、1982年、261〜263頁（Tech.Digest of
IEEE IEDM 1982、pp.261〜263）には、パワー
MOSゲート構造による集積化構造が示されてい
る。しかし、トライアツクは交流の制御に用いら
れるものであつて、直流の遮断はできない。又、
従来の光トリガ用・光クエンチSIサイリスタでは
双方向の光によるオン・オフはできなかつた。
［発明が解決しようとする問題点］
従来の半導体双方向スイツチにおいては、直流
及び交流を光でオンし、光でオフするものは提案
されていなかつた。即ち、トライアツクでは交流
を制御するものであつて、光によるトリガ方式及
び集積化デバイス構造は提案されているが、直流
信号を光で制御することはできなかつた。一方、
GDSは直流及び交流を双方向にスイツチするこ
とができるが、そのスイツチ方式としてゲートを
電気的にオン・オフするものが主に行なわれてお
り、一部、光でオフする方式も提案されている
が、光だけでオンもオフもするものは提案されて
いない。GDSを光でオンする直接トリガ方式の
提案もなされていない。
及び交流を光でオンし、光でオフするものは提案
されていなかつた。即ち、トライアツクでは交流
を制御するものであつて、光によるトリガ方式及
び集積化デバイス構造は提案されているが、直流
信号を光で制御することはできなかつた。一方、
GDSは直流及び交流を双方向にスイツチするこ
とができるが、そのスイツチ方式としてゲートを
電気的にオン・オフするものが主に行なわれてお
り、一部、光でオフする方式も提案されている
が、光だけでオンもオフもするものは提案されて
いない。GDSを光でオンする直接トリガ方式の
提案もなされていない。
［発明の構成］
［問題点を解決するための手段］
直流及び交流を双方向でスイツチさせるために
本発明では自己消弧型電力用半導体デバイスであ
る所の光トリガ・光クエンチ静電誘導サイリスタ
（光トリガ・光クエンチSIサイリスタ）を２つ互
いに逆並列に接続もしくは集積化された構成もし
くは構造を一単位とする。光トリガ・光クエンチ
SIサイリスタは、直流を光だけでオン・オフする
機能を有するため、このサイリスタを２つアノー
ドとカソードを逆並列に接続もしくは集積化され
た構成もしくは構造によつて、直流及び交流を双
方向で光でオンし、光でオフする双方向光スイツ
チが得られるわけである。
本発明では自己消弧型電力用半導体デバイスであ
る所の光トリガ・光クエンチ静電誘導サイリスタ
（光トリガ・光クエンチSIサイリスタ）を２つ互
いに逆並列に接続もしくは集積化された構成もし
くは構造を一単位とする。光トリガ・光クエンチ
SIサイリスタは、直流を光だけでオン・オフする
機能を有するため、このサイリスタを２つアノー
ドとカソードを逆並列に接続もしくは集積化され
た構成もしくは構造によつて、直流及び交流を双
方向で光でオンし、光でオフする双方向光スイツ
チが得られるわけである。
［作 用］
本発明による双方向光スイツチの構成は光トリ
ガ・光クエンチSIサイリスタを２つアノードとカ
ソードを逆並列に接続したものを基本的には一単
位としている。
ガ・光クエンチSIサイリスタを２つアノードとカ
ソードを逆並列に接続したものを基本的には一単
位としている。
光でオンする場合には、直接SIサイリスタに光
照射する直接光トリガ方式と、SIサイリスタのゲ
ート部分に接続もしくは集積化接続された光感応
素子（トリガ用光感応素子）に光を照射して、SI
サイリスタのゲート部分を増幅ドライブする増幅
ゲート方式がある。本発明による双方向スイツチ
のゲートは２つのSIサイリスタのゲートを共通ゲ
ートとしても、あるいは別々のゲートとして別々
の増幅用光感応素子を用いてもよい。この第１光
感応素子としては静電誘導ホトトランジスタ、静
電誘導ホトサイリスタ、ホトサイリスタ、バイポ
ーラトトランジスタ、pinホトダイオード、シヨ
ツトキーダイオード、アバランシエホトダイオー
ド、ホトコンダクタ、ヘテロ接合ホトトランジス
タ、あるいは、さらにバイポーラホトダーリント
ン構成、静電誘導ホトトランジスタによるホトダ
ーリントン構成、pin−JFET、pin−JSIT構成
等々の光に感応する素子であればよい。望ましく
は、高速・高感度なものがよい。
照射する直接光トリガ方式と、SIサイリスタのゲ
ート部分に接続もしくは集積化接続された光感応
素子（トリガ用光感応素子）に光を照射して、SI
サイリスタのゲート部分を増幅ドライブする増幅
ゲート方式がある。本発明による双方向スイツチ
のゲートは２つのSIサイリスタのゲートを共通ゲ
ートとしても、あるいは別々のゲートとして別々
の増幅用光感応素子を用いてもよい。この第１光
感応素子としては静電誘導ホトトランジスタ、静
電誘導ホトサイリスタ、ホトサイリスタ、バイポ
ーラトトランジスタ、pinホトダイオード、シヨ
ツトキーダイオード、アバランシエホトダイオー
ド、ホトコンダクタ、ヘテロ接合ホトトランジス
タ、あるいは、さらにバイポーラホトダーリント
ン構成、静電誘導ホトトランジスタによるホトダ
ーリントン構成、pin−JFET、pin−JSIT構成
等々の光に感応する素子であればよい。望ましく
は、高速・高感度なものがよい。
光でオフする場合には、SIサイリスタのゲート
部分に接続もしくは集積化された別の光感応素子
（クエンチ用光感応素子）に光を照射してオン状
態にあるSIサイリスタのゲート領域に蓄積された
キヤリアを引き抜くことで双方向スイツチをオフ
することができる。この第２の光感応素子として
も前記第１の光感応素子として述べたものでよ
い。２つの光トリガ・光クエンチSIサイリスタの
アノード・カソードをそれぞれ逆並列接続とする
ことから、まず双方向性が生まれる。即ち、交流
信号の制御が可能となる。片方のSIサイリスタだ
けでは電気的極性が一方向の信号のみの制御であ
るが、他方のSIサイリスタの働きによつて逆方向
の信号の制御もできるようになる。さらにSIサイ
リスタ本来の性能としての直流遮断能力も発揮さ
れ直流成分が重畳された交流信号の制御もできる
ようになる。このような双方向性のスイツチに際
し、ゲートを電気的にオン・オフする方式に変わ
つて光で制御することが周返の制御回路と信号ス
イツチ部分の電気的分離、耐雑音性、また周辺制
御回路の簡略化の点で優れている。同時に２つの
サイリスタをスイツチオンさせる点では、光トリ
ガ方式が優れている。スイツチオフ時にはクエン
チ用光感応素子への光トリガだけでよい。
部分に接続もしくは集積化された別の光感応素子
（クエンチ用光感応素子）に光を照射してオン状
態にあるSIサイリスタのゲート領域に蓄積された
キヤリアを引き抜くことで双方向スイツチをオフ
することができる。この第２の光感応素子として
も前記第１の光感応素子として述べたものでよ
い。２つの光トリガ・光クエンチSIサイリスタの
アノード・カソードをそれぞれ逆並列接続とする
ことから、まず双方向性が生まれる。即ち、交流
信号の制御が可能となる。片方のSIサイリスタだ
けでは電気的極性が一方向の信号のみの制御であ
るが、他方のSIサイリスタの働きによつて逆方向
の信号の制御もできるようになる。さらにSIサイ
リスタ本来の性能としての直流遮断能力も発揮さ
れ直流成分が重畳された交流信号の制御もできる
ようになる。このような双方向性のスイツチに際
し、ゲートを電気的にオン・オフする方式に変わ
つて光で制御することが周返の制御回路と信号ス
イツチ部分の電気的分離、耐雑音性、また周辺制
御回路の簡略化の点で優れている。同時に２つの
サイリスタをスイツチオンさせる点では、光トリ
ガ方式が優れている。スイツチオフ時にはクエン
チ用光感応素子への光トリガだけでよい。
本発明による双方向光スイツチでは、直流もし
くは交流信号を双方向に光だけでスイツチオン・
スイツチオフするという動作を行なえるわけであ
る。本発明の構成要素の一部である光トリガ・光
クエンチSIサイリスタについては本発明者らによ
る論文、西澤、玉蟲、野中「光制御可能なサイリ
スタ：光トリガ及び光クエンチ可能な静電誘導光
サイリスタ」1984年 国際固体素子・材料コンフ
アレンス 321頁〜324頁（J.Nishizawa、T.
Tamamushi and K.Nonaka“Totally Light
Controlled Thyristor−OpticallyTriggerable
and Optically Quenchable Static Induction
Photo−Thyristor”Proc.of the 1984 Int.Conf.
on Solide−State Devices and Materials
（ICSSDM1984）pp.321〜324）に述べられてい
る。
くは交流信号を双方向に光だけでスイツチオン・
スイツチオフするという動作を行なえるわけであ
る。本発明の構成要素の一部である光トリガ・光
クエンチSIサイリスタについては本発明者らによ
る論文、西澤、玉蟲、野中「光制御可能なサイリ
スタ：光トリガ及び光クエンチ可能な静電誘導光
サイリスタ」1984年 国際固体素子・材料コンフ
アレンス 321頁〜324頁（J.Nishizawa、T.
Tamamushi and K.Nonaka“Totally Light
Controlled Thyristor−OpticallyTriggerable
and Optically Quenchable Static Induction
Photo−Thyristor”Proc.of the 1984 Int.Conf.
on Solide−State Devices and Materials
（ICSSDM1984）pp.321〜324）に述べられてい
る。
［実施例］
第１図は本発明による双方向光スイツチの別の
実施例を示し、ａは回路構成例、ｂは動作波形例
を示す。第１図においてSIサイリスタ１２及び１
３のゲート端子に接続された別の光感応素子２
０，２１への同時に光トリガパルスLT１４及び
１５をそれぞれ照射することによつてSIサイリス
タ１２及び１３を同時に導通させる。光トリガ用
素子としてｐチヤンネル静電誘導ホトトランジス
タ２０，２１を用いる例が示されている。本実施
例の構成では、SIサイリスタを直接光トリガする
場合に比べターン・オン延長時間を短くすること
ができ、高速化されるが、構成要素が増えるため
複雑となる。第１図ｂは動作波形例を示す。
実施例を示し、ａは回路構成例、ｂは動作波形例
を示す。第１図においてSIサイリスタ１２及び１
３のゲート端子に接続された別の光感応素子２
０，２１への同時に光トリガパルスLT１４及び
１５をそれぞれ照射することによつてSIサイリス
タ１２及び１３を同時に導通させる。光トリガ用
素子としてｐチヤンネル静電誘導ホトトランジス
タ２０，２１を用いる例が示されている。本実施
例の構成では、SIサイリスタを直接光トリガする
場合に比べターン・オン延長時間を短くすること
ができ、高速化されるが、構成要素が増えるため
複雑となる。第１図ｂは動作波形例を示す。
第２図ａは本発明による双方向光スイツチの回
路構成の一例でｂは、本発明による双方向光スイ
ツチの動作波形例を示している。光トリガ可能な
SIサイリスタ１２及び１３の主電極であるカソー
ド、アノード端子はそれぞれ逆並列になるように
Ｔ１端子、Ｔ２端子に接続されている。またゲー
ト端子にはそれぞれクエンチ用光感応素子として
この例ではｐチヤンネルの静電誘導ホトトランジ
スタ１６及び１７が接続されている。
路構成の一例でｂは、本発明による双方向光スイ
ツチの動作波形例を示している。光トリガ可能な
SIサイリスタ１２及び１３の主電極であるカソー
ド、アノード端子はそれぞれ逆並列になるように
Ｔ１端子、Ｔ２端子に接続されている。またゲー
ト端子にはそれぞれクエンチ用光感応素子として
この例ではｐチヤンネルの静電誘導ホトトランジ
スタ１６及び１７が接続されている。
トリガ用光パルスLT１４及び１５は同時にそ
れぞれSIサイリスタ１２及び１３に照射される。
これによつてＴ１端子とＴ２端子間は双方向に導
通する。
れぞれSIサイリスタ１２及び１３に照射される。
これによつてＴ１端子とＴ２端子間は双方向に導
通する。
次にクエンチ用光パルスLQ１８及び１９が同
時にそれぞれクエンチ用ｐチヤンネル静電誘導ホ
トトランジスタ１６及び１７に照射されると、そ
れぞれのSIサイリスタ１２及び１３のゲート端子
にオン状態において蓄積されていたキヤリアがｐ
チヤンネルSIホトトランジスタ１６及び１７を通
して放電されるためSIサイリスタ１２及び１３は
同時にオフする。
時にそれぞれクエンチ用ｐチヤンネル静電誘導ホ
トトランジスタ１６及び１７に照射されると、そ
れぞれのSIサイリスタ１２及び１３のゲート端子
にオン状態において蓄積されていたキヤリアがｐ
チヤンネルSIホトトランジスタ１６及び１７を通
して放電されるためSIサイリスタ１２及び１３は
同時にオフする。
第２図ｂにはＴ１端子の交流信号（直流成分が
重畳されていてもよい）がＴ２端子へトリガパル
スLTとクエンチパルスLQの間だけ伝搬されて行
く様子が示されている。
重畳されていてもよい）がＴ２端子へトリガパル
スLTとクエンチパルスLQの間だけ伝搬されて行
く様子が示されている。
第１図及び第２図に示された実施例において
は、２つの逆並例接続されたSIサイリスタのゲー
トは別々の端子として構成される例を示したが、
もつと簡単化するためには共通に接続されていて
もよい。この時には、第１図のクエンチ用光感応
素子１６もしくは１７の一方は省略され、簡単化
される。同様に第２図のトリガ用光感応素子２０
もしくは２１の一方も省略できる。
は、２つの逆並例接続されたSIサイリスタのゲー
トは別々の端子として構成される例を示したが、
もつと簡単化するためには共通に接続されていて
もよい。この時には、第１図のクエンチ用光感応
素子１６もしくは１７の一方は省略され、簡単化
される。同様に第２図のトリガ用光感応素子２０
もしくは２１の一方も省略できる。
また、第１図、第２図の実施例に示した光感応
素子１６，１７，２０，２１はｐチヤンネルSIホ
トトランジスタに限るものではなく、前述の如
く、SIホトサイリスタ、バイポーラホトトランジ
スタ等の光に感応するものであればよい。
素子１６，１７，２０，２１はｐチヤンネルSIホ
トトランジスタに限るものではなく、前述の如
く、SIホトサイリスタ、バイポーラホトトランジ
スタ等の光に感応するものであればよい。
また、第１図、第２図の実施例に示した２つの
SIサイリスタと他の光感応素子は電気的に接続さ
れていれば良く、集積化されていてもよい。
SIサイリスタと他の光感応素子は電気的に接続さ
れていれば良く、集積化されていてもよい。
またSIサイリスタには単一ゲート型とダブルゲ
ート型の２通りがある。ダブルゲート型は構造的
にはゲートが２つ存在し、カソードからの電子注
入を制御する第一ゲートに加えアノードからの正
孔注入も制御する第二ゲートを具備している。第
１図第２図の実施例においては単一ゲート型SIサ
イリスタについて示されているが、当然ダブルゲ
ート型SIサイリスタを逆並列接続し、光だけでオ
ン・オフする双方向光スイツチも本発明に含まれ
る。また第一ゲートもしくは第二ゲートの一方だ
けをゲート端子として使用し、他方のゲートは浮
遊状態としておくSIサイリスタも存在する。特に
第二ゲートだけをゲートとして使用し、第一ゲー
トを浮遊状態としておく構成のダブルゲート型SI
サイリスタの場合には、ゲート信号のオン・オフ
時の電位の極性は第一ゲートのみを用いる場合に
比べ逆となる。第１図においてクエンチ用光感応
素子１６，１７の主電極の（−）符号はこの場合
は（＋）符号となる。また第２図においてトリガ
用光感応素子２０，２１の主電極の（＋）符号は
（−）符号となる。
ート型の２通りがある。ダブルゲート型は構造的
にはゲートが２つ存在し、カソードからの電子注
入を制御する第一ゲートに加えアノードからの正
孔注入も制御する第二ゲートを具備している。第
１図第２図の実施例においては単一ゲート型SIサ
イリスタについて示されているが、当然ダブルゲ
ート型SIサイリスタを逆並列接続し、光だけでオ
ン・オフする双方向光スイツチも本発明に含まれ
る。また第一ゲートもしくは第二ゲートの一方だ
けをゲート端子として使用し、他方のゲートは浮
遊状態としておくSIサイリスタも存在する。特に
第二ゲートだけをゲートとして使用し、第一ゲー
トを浮遊状態としておく構成のダブルゲート型SI
サイリスタの場合には、ゲート信号のオン・オフ
時の電位の極性は第一ゲートのみを用いる場合に
比べ逆となる。第１図においてクエンチ用光感応
素子１６，１７の主電極の（−）符号はこの場合
は（＋）符号となる。また第２図においてトリガ
用光感応素子２０，２１の主電極の（＋）符号は
（−）符号となる。
第３図乃至第５図は本発明による双方向光スイ
ツチを縦型集積化構成した場合の実施例を示し、
第６図乃至第１３図は横型集積化構成した場合の
実施例を示している。第３図は、埋め込みゲート
型単一ゲートSIサイリスタを２つ逆並列となるよ
うに集積化した一例であり、各々のサイリスタの
ゲート部分にはクエンチ用ｐチヤンネルSIホトト
ランジスタが集積化されている。第一のSIサイリ
スタは、n+カソード領域３３、p+埋め込みゲー
ト領域３０、n-高抵抗層３２、p+アノード領域
３５から形成され、第２のSIサイリスタはn+カ
ソード領域３４、p+埋め込みゲート領域３１、
n-高抵抗層３２、p+アノード領域３６から形成
されている。n+カソード領域３３及び３４への
電極部分５６及び５８にはトリガ用光パルスLT
４７，４８の侵入窓５７，５９が形成されてい
る。２つのSIサイリスタは互いに主電極が逆並列
接続されるようにカソード電極５６とアノード電
極５５が共通になされ、カソード電極５８とアノ
ード電極６０が共通になされ、それぞれ双方向ス
イツチの主端子Ｔ１，Ｔ２となつている。p+ゲ
ート領域３０と共通の埋め込み層３０１はクエン
チ用光感応素子の主電極の一方となつており、
p-チヤンネル、層３８p+主電極領域４２、n+ゲ
ート領域４１との間でｐチヤンネルSIホトトラン
ジスタが形成されている。同様にp+埋め込み層
３１１、p-チヤンネル層４０、p+主電極領域５
０、n+ゲート５１との間で別のクエンチ用ｐチ
ヤンネルSIホトトランジスタが形成されている。
各々のクエンチ用SIホトトランジスタには、クエ
ンチ用光パルスLQ４６及び４９が照射されるよ
うになされている。４６０，４７０，４８０，４
９０はそれぞれ光パルスLQ４６、LT４７、LT
４８、LQ４９を導入する光フアイバを示してい
る。当然光を導入する手段であればなんでもよ
い。４３及び４４はクエンチ用SIホトトランジス
タのゲート電極と主電極を示す。又５２及び５３
も他のクエンチ用SIホトトランジスタのゲート電
極と主電極である。４３，４４，５２，５３の電
極は一部分に透明電極を含むように構成されてい
てもよい。３７及び３９はn-高抵抗層である。
６１，６２は分離領域を示している。又４００は
絶縁層を示している。
ツチを縦型集積化構成した場合の実施例を示し、
第６図乃至第１３図は横型集積化構成した場合の
実施例を示している。第３図は、埋め込みゲート
型単一ゲートSIサイリスタを２つ逆並列となるよ
うに集積化した一例であり、各々のサイリスタの
ゲート部分にはクエンチ用ｐチヤンネルSIホトト
ランジスタが集積化されている。第一のSIサイリ
スタは、n+カソード領域３３、p+埋め込みゲー
ト領域３０、n-高抵抗層３２、p+アノード領域
３５から形成され、第２のSIサイリスタはn+カ
ソード領域３４、p+埋め込みゲート領域３１、
n-高抵抗層３２、p+アノード領域３６から形成
されている。n+カソード領域３３及び３４への
電極部分５６及び５８にはトリガ用光パルスLT
４７，４８の侵入窓５７，５９が形成されてい
る。２つのSIサイリスタは互いに主電極が逆並列
接続されるようにカソード電極５６とアノード電
極５５が共通になされ、カソード電極５８とアノ
ード電極６０が共通になされ、それぞれ双方向ス
イツチの主端子Ｔ１，Ｔ２となつている。p+ゲ
ート領域３０と共通の埋め込み層３０１はクエン
チ用光感応素子の主電極の一方となつており、
p-チヤンネル、層３８p+主電極領域４２、n+ゲ
ート領域４１との間でｐチヤンネルSIホトトラン
ジスタが形成されている。同様にp+埋め込み層
３１１、p-チヤンネル層４０、p+主電極領域５
０、n+ゲート５１との間で別のクエンチ用ｐチ
ヤンネルSIホトトランジスタが形成されている。
各々のクエンチ用SIホトトランジスタには、クエ
ンチ用光パルスLQ４６及び４９が照射されるよ
うになされている。４６０，４７０，４８０，４
９０はそれぞれ光パルスLQ４６、LT４７、LT
４８、LQ４９を導入する光フアイバを示してい
る。当然光を導入する手段であればなんでもよ
い。４３及び４４はクエンチ用SIホトトランジス
タのゲート電極と主電極を示す。又５２及び５３
も他のクエンチ用SIホトトランジスタのゲート電
極と主電極である。４３，４４，５２，５３の電
極は一部分に透明電極を含むように構成されてい
てもよい。３７及び３９はn-高抵抗層である。
６１，６２は分離領域を示している。又４００は
絶縁層を示している。
第３図の実施例の回路構成は第１図ａに示され
ている。
ている。
第４図は、平面ゲート型単一ゲートSIサイリス
タによる双方向光スイツチの縦型集積化構造例を
示す。p+ゲート領域３０，３１とn+カソード領
域３３，３４がそれぞれ同一面上に形成されてい
る。又３００，３１０はそれぞれのp+ゲート領
域３０，３１へのゲート電極である。電極３０
０，５６，３１０，５８は透明電極を一部分に含
むようなものが望ましい。他の領域は第３図の実
施例と重複するため説明を省略する。
タによる双方向光スイツチの縦型集積化構造例を
示す。p+ゲート領域３０，３１とn+カソード領
域３３，３４がそれぞれ同一面上に形成されてい
る。又３００，３１０はそれぞれのp+ゲート領
域３０，３１へのゲート電極である。電極３０
０，５６，３１０，５８は透明電極を一部分に含
むようなものが望ましい。他の領域は第３図の実
施例と重複するため説明を省略する。
第５図は切り込みゲートSIサイリスタによる双
方向光スイツチの縦型集積化構造例を示す。SIサ
イリスタのケート領域３０，３１及びカソード領
域３３，３４のそれぞれの間が切り込まれてい
る。他の部分は第３図及び第４図の実施例と重複
するため説明を省略する。
方向光スイツチの縦型集積化構造例を示す。SIサ
イリスタのケート領域３０，３１及びカソード領
域３３，３４のそれぞれの間が切り込まれてい
る。他の部分は第３図及び第４図の実施例と重複
するため説明を省略する。
第３図乃至第５図の実施例では、クエンチ用光
感応素子を集積化する構造を示したが、同様の構
成で、トリガ用光感応素子も集積化することがで
きることは明らかである。
感応素子を集積化する構造を示したが、同様の構
成で、トリガ用光感応素子も集積化することがで
きることは明らかである。
第６図は本発明による双方向光スイツチを横型
集積化構成した例である。ポリシリコン７０中に
絶縁層７１を介して島状に形成された高抵抗半導
体層７２及び７３中にそれぞれ光トリガ可能なSI
サイリスタが形成されている。７７及び７６は
n+カソード領域を示し、７９及び８１はp+アノ
ード領域である。ここに示されたSIサイリスタは
ゲート領域が２つ存在するダブルゲート型が示さ
れている。すなわち、n+カソード領域７７から
の電子注入を制御するp+ゲート領域７４と、p+
アノード領域７９からの正孔注入を制御するn+
ゲート領域７８である。第１ゲートのp+ゲート
領域７４は浮遊状態となされているが、ノーマリ
オフのSITゲート構造となつている。第２ゲート
のn+ゲート領域７８とポリシリコン層７０の電
位によつて高抵抗層７２中には電位障壁が形成さ
れている。同様にp+ゲート領域７５は他のサイ
リスタの第１ゲート、n+ゲート領域８０は第２
ゲートとなつている。更に双方向性を持たせるた
めに、第１のサイリスタのカソード電極８４は第
２のサイリスタのアノード電極８２と共通に、第
１のサイリスタのアノード電極８５は第２のサイ
リスタのカソード電極８３と共通に接続され、
各々Ｔ１端子、Ｔ２端子として双方向光スイツチ
の主端子となつている。第６図の実施例ではゲー
ト電極８６及び８７は共通になされている。第６
図は２つの光トリガ可能なSIサイリスタを直接ト
リガする実施例を示しており、光フアイバ９０，
９１によつて導入された光トリガパルスLT９２，
LT９３によつて２つのサイリスタは同時に導通
する。高抵抗層７２，７３中で発生した電子・正
孔対のうち、電子はn+ゲート領域７８，８０に
蓄積され、正孔はp+ゲート領域７４，７５に蓄
積される。これらのp+ゲート、n+ゲートにキヤ
リアが蓄積されるに従つて、n+カソード領域７
７，７６からはそれぞれ高抵抗層７２及び７３に
向けて電子の注入を引き起し、一方、p+アノー
ド領域７９，８１からは正孔の注入を引き起す。
すなわち、光トリガによつて発生した電子・正孔
対の両方がサイリスタをオンさせるのに有効に働
くわけである。オフ状態において高抵抗チヤンネ
ル中に生成されていた電位障壁は電子・正孔対の
p+ゲート７４，７５、n+ゲート７８，８０への
蓄積とともにゲートによる静電誘導効果によつて
引き下げられ、ゲートの電位がターン・オン閾値
電圧を越えるとSIサイリスタは光ターン・オンす
る。SITゲート構造の持つ光トリガ感度は従来の
バイポーラベース構造のそれに比べ非常に大きい
ことが明らかとなつており、又ターン・オン閾値
も低い。クエンチ用光感応素子は第６図には示さ
れていないが、共通ゲート端子Ｇ２に外部から接
続しても、又後述の如く集積化することも当然可
能である。
集積化構成した例である。ポリシリコン７０中に
絶縁層７１を介して島状に形成された高抵抗半導
体層７２及び７３中にそれぞれ光トリガ可能なSI
サイリスタが形成されている。７７及び７６は
n+カソード領域を示し、７９及び８１はp+アノ
ード領域である。ここに示されたSIサイリスタは
ゲート領域が２つ存在するダブルゲート型が示さ
れている。すなわち、n+カソード領域７７から
の電子注入を制御するp+ゲート領域７４と、p+
アノード領域７９からの正孔注入を制御するn+
ゲート領域７８である。第１ゲートのp+ゲート
領域７４は浮遊状態となされているが、ノーマリ
オフのSITゲート構造となつている。第２ゲート
のn+ゲート領域７８とポリシリコン層７０の電
位によつて高抵抗層７２中には電位障壁が形成さ
れている。同様にp+ゲート領域７５は他のサイ
リスタの第１ゲート、n+ゲート領域８０は第２
ゲートとなつている。更に双方向性を持たせるた
めに、第１のサイリスタのカソード電極８４は第
２のサイリスタのアノード電極８２と共通に、第
１のサイリスタのアノード電極８５は第２のサイ
リスタのカソード電極８３と共通に接続され、
各々Ｔ１端子、Ｔ２端子として双方向光スイツチ
の主端子となつている。第６図の実施例ではゲー
ト電極８６及び８７は共通になされている。第６
図は２つの光トリガ可能なSIサイリスタを直接ト
リガする実施例を示しており、光フアイバ９０，
９１によつて導入された光トリガパルスLT９２，
LT９３によつて２つのサイリスタは同時に導通
する。高抵抗層７２，７３中で発生した電子・正
孔対のうち、電子はn+ゲート領域７８，８０に
蓄積され、正孔はp+ゲート領域７４，７５に蓄
積される。これらのp+ゲート、n+ゲートにキヤ
リアが蓄積されるに従つて、n+カソード領域７
７，７６からはそれぞれ高抵抗層７２及び７３に
向けて電子の注入を引き起し、一方、p+アノー
ド領域７９，８１からは正孔の注入を引き起す。
すなわち、光トリガによつて発生した電子・正孔
対の両方がサイリスタをオンさせるのに有効に働
くわけである。オフ状態において高抵抗チヤンネ
ル中に生成されていた電位障壁は電子・正孔対の
p+ゲート７４，７５、n+ゲート７８，８０への
蓄積とともにゲートによる静電誘導効果によつて
引き下げられ、ゲートの電位がターン・オン閾値
電圧を越えるとSIサイリスタは光ターン・オンす
る。SITゲート構造の持つ光トリガ感度は従来の
バイポーラベース構造のそれに比べ非常に大きい
ことが明らかとなつており、又ターン・オン閾値
も低い。クエンチ用光感応素子は第６図には示さ
れていないが、共通ゲート端子Ｇ２に外部から接
続しても、又後述の如く集積化することも当然可
能である。
第７図は本発明による双方向光スイツチの別の
横型集積化構造例を示す。但し、各部分において
第６図と共通する部分は同じ数字で示されてい
る。第７図では、第６図と同様の光トリガ可能な
ダブルゲート型SIサイリスタを２つ逆並列に接続
した集積化構造が示されているが、双方向光スイ
ツチのゲートとしてp+ゲート領域７４及び７５
の電極８８及び８９を共通接続して用いている。
すなわちSIサイリスタのカソードn+領域７７及
び７６からの電子の注入を制御するための第１ゲ
ートp+領域７４，７５が双方向光スイツチの共
通ゲートとなつており、第２ゲートであるところ
のn+領域７８及び８０はノーマリオフのSITゲー
ト構造として浮遊状態になされているわけであ
る。ダブルゲート型SIサイリスタでは第１ゲート
だけをゲートとして使用しても、或いは前述の第
６図の実施例の如く第２ゲートだけをゲートとし
て使用しても良いわけである。当然のことなが
ら、配線は複雑となるが、第１及び第２のゲート
を両方とも使用し、それぞれにクエンチ用光感応
素子を接続もしくは集積化しても良い。
横型集積化構造例を示す。但し、各部分において
第６図と共通する部分は同じ数字で示されてい
る。第７図では、第６図と同様の光トリガ可能な
ダブルゲート型SIサイリスタを２つ逆並列に接続
した集積化構造が示されているが、双方向光スイ
ツチのゲートとしてp+ゲート領域７４及び７５
の電極８８及び８９を共通接続して用いている。
すなわちSIサイリスタのカソードn+領域７７及
び７６からの電子の注入を制御するための第１ゲ
ートp+領域７４，７５が双方向光スイツチの共
通ゲートとなつており、第２ゲートであるところ
のn+領域７８及び８０はノーマリオフのSITゲー
ト構造として浮遊状態になされているわけであ
る。ダブルゲート型SIサイリスタでは第１ゲート
だけをゲートとして使用しても、或いは前述の第
６図の実施例の如く第２ゲートだけをゲートとし
て使用しても良いわけである。当然のことなが
ら、配線は複雑となるが、第１及び第２のゲート
を両方とも使用し、それぞれにクエンチ用光感応
素子を接続もしくは集積化しても良い。
第８図はSIサイリスタ部分とクエンチ用ｎチヤ
ンネルSIホトトランジスタの集積化構造を示して
おり、第６図の実施例においてクエンチ用光感応
素子を更に集積化する実施例である。第６図の各
部分と共通する部分は同じ数字で示されている。
第８図においてｎチヤンネルSIホトトランジスタ
はポリシリコン層７０中に絶縁層７１を介して島
状に形成された高抵抗半導体領域１００中に形成
されている。n+領域１０３は主電極の一方を示
し、電極１０８を介してSIサイリスタのn+ゲー
ト電極８６に共通になされている。p+領域１０
２はクエンチ用SIホトトランジスタのゲートを示
し、n+領域１０４及び１０５は他方の主電極を
示している。１０７はそのゲート電極、１０６は
その主電極端子である。第６図の如く構成された
双方向光スイツチを光でオフするためにはオン状
態にあるSIサイリスタをオフさせればよいから、
第８図のクエンチ用SIホトトランジスタを光フア
イバ９４によつて導入される光クエンチパルス
LQ９５によつて、光オンさせればよい。光クエ
ンチパルスLQ９５によつて高抵抗層中で発生し
た電子・正孔対のうち正孔がp+ゲート領域１０
２に蓄積されるため、p+ゲート１０２の電位を
正方向に上昇させることになり、n+領域１０３
よりn+領域１０５及び１０４に向けて電子が流
れることになる。すなわち、オン状態にある双方
向光スイツチのn+ゲート部分７８に蓄積されて
いた電子がクエンチ用SIホトトランジスタを通し
て放電されることになり、SIサイリスタ部分は光
によつてオフされる。すなわち、双方向光スイツ
チもオフされるわけである。
ンネルSIホトトランジスタの集積化構造を示して
おり、第６図の実施例においてクエンチ用光感応
素子を更に集積化する実施例である。第６図の各
部分と共通する部分は同じ数字で示されている。
第８図においてｎチヤンネルSIホトトランジスタ
はポリシリコン層７０中に絶縁層７１を介して島
状に形成された高抵抗半導体領域１００中に形成
されている。n+領域１０３は主電極の一方を示
し、電極１０８を介してSIサイリスタのn+ゲー
ト電極８６に共通になされている。p+領域１０
２はクエンチ用SIホトトランジスタのゲートを示
し、n+領域１０４及び１０５は他方の主電極を
示している。１０７はそのゲート電極、１０６は
その主電極端子である。第６図の如く構成された
双方向光スイツチを光でオフするためにはオン状
態にあるSIサイリスタをオフさせればよいから、
第８図のクエンチ用SIホトトランジスタを光フア
イバ９４によつて導入される光クエンチパルス
LQ９５によつて、光オンさせればよい。光クエ
ンチパルスLQ９５によつて高抵抗層中で発生し
た電子・正孔対のうち正孔がp+ゲート領域１０
２に蓄積されるため、p+ゲート１０２の電位を
正方向に上昇させることになり、n+領域１０３
よりn+領域１０５及び１０４に向けて電子が流
れることになる。すなわち、オン状態にある双方
向光スイツチのn+ゲート部分７８に蓄積されて
いた電子がクエンチ用SIホトトランジスタを通し
て放電されることになり、SIサイリスタ部分は光
によつてオフされる。すなわち、双方向光スイツ
チもオフされるわけである。
第９図は第２図の実施例において説明したとこ
の別のトリガ用光感応素子を用いてSIサイリスタ
のゲート部分を増幅光トリガする集積化実施例を
示している。第８図と組み合わせることによつて
第２図の実施例を集積化することに相当してい
る。但し、SIサイリスタのゲートはn+ゲート７
８であるため、ｎチヤンネルSIホトトランジスタ
をトリガ用光感応素子としている。第９図におい
て、n+領域１１１はSIサイリスタのｎゲート領
域７８と電極８６及び７１を介して共通になされ
ている。p+ゲート１１０、高抵抗層１０１、n+
領域１１３及び１１２はそれぞれSIホトトランジ
スタのゲート領域、チヤンネル領域、主電極領域
となつている。１１５はゲート電極、１１４は主
電極であり、（−）符号方向にバイアスされてい
る。光フアイバ９６によつて導入されたトリガ光
パルスLT９７によつてｎチヤンネルSIホトトラ
ンジスタが導通すると、SIサイリスタのn+ゲー
ト７８部分には負の電圧が印加されるためSIサイ
リスタを間接的に光トリガするわけである。
の別のトリガ用光感応素子を用いてSIサイリスタ
のゲート部分を増幅光トリガする集積化実施例を
示している。第８図と組み合わせることによつて
第２図の実施例を集積化することに相当してい
る。但し、SIサイリスタのゲートはn+ゲート７
８であるため、ｎチヤンネルSIホトトランジスタ
をトリガ用光感応素子としている。第９図におい
て、n+領域１１１はSIサイリスタのｎゲート領
域７８と電極８６及び７１を介して共通になされ
ている。p+ゲート１１０、高抵抗層１０１、n+
領域１１３及び１１２はそれぞれSIホトトランジ
スタのゲート領域、チヤンネル領域、主電極領域
となつている。１１５はゲート電極、１１４は主
電極であり、（−）符号方向にバイアスされてい
る。光フアイバ９６によつて導入されたトリガ光
パルスLT９７によつてｎチヤンネルSIホトトラ
ンジスタが導通すると、SIサイリスタのn+ゲー
ト７８部分には負の電圧が印加されるためSIサイ
リスタを間接的に光トリガするわけである。
第８図、第９図ではSIサイリスタの第２ゲート
を双方向光スイツチの共通ゲートとする実施例に
対応しているが、同様にSIサイリスタの第１ゲー
トを双方向光スイツチの共通ゲートとする場合に
対応した集積化実施例を第１０図、第１１図に示
す。
を双方向光スイツチの共通ゲートとする実施例に
対応しているが、同様にSIサイリスタの第１ゲー
トを双方向光スイツチの共通ゲートとする場合に
対応した集積化実施例を第１０図、第１１図に示
す。
第１０図は第７図に示したSIサイリスタ部分と
クエンチ用光感応素子としてｐチヤンネルSIホト
トランジスタを集積化する例である。第７図と共
通する部分については、同じ数字で示されてい
る。第１０図において、p+領域２０３はクエン
チ用ｐチヤンネルSIホトトランジスタの主電極の
一方を示し、SIサイリスタ部分のp+ゲート領域
７４と電極８８及び２０８を介して共通になされ
ている。n+ゲート２０２はSIホトトランジスタ
のゲート領域を示し、２００は高抵抗チヤンネル
層、p+領域２０５及び２０４は他の主電極領域
である。２０７はゲート電極、２０６は主電極端
子を示す。双方向光スイツチがオン電極にあると
きに、p+ゲート領域７４に蓄積されていた正孔
は、クエンチ用SIホトトランジスタの光オンとと
もにp+領域２０４に向けて放電されるため光に
よるオフが行なわれるわけである。
クエンチ用光感応素子としてｐチヤンネルSIホト
トランジスタを集積化する例である。第７図と共
通する部分については、同じ数字で示されてい
る。第１０図において、p+領域２０３はクエン
チ用ｐチヤンネルSIホトトランジスタの主電極の
一方を示し、SIサイリスタ部分のp+ゲート領域
７４と電極８８及び２０８を介して共通になされ
ている。n+ゲート２０２はSIホトトランジスタ
のゲート領域を示し、２００は高抵抗チヤンネル
層、p+領域２０５及び２０４は他の主電極領域
である。２０７はゲート電極、２０６は主電極端
子を示す。双方向光スイツチがオン電極にあると
きに、p+ゲート領域７４に蓄積されていた正孔
は、クエンチ用SIホトトランジスタの光オンとと
もにp+領域２０４に向けて放電されるため光に
よるオフが行なわれるわけである。
第１１図は同様にｐチヤンネルSIホトトランジ
スタをトリガ用光感応素子として双方向光スイツ
チに集積化する例を示す。第７図と共通する部分
については同じ数字で示されている。トリガ用ｐ
チヤンネルSIホトトランジスタは、p+領域２１
１を主電極の一方とし、p+領域２１３及び２１
２を主電極の他方として形成され、n+領域２１
０はゲート、２０１は高抵抗チヤンネル層を示
す。２１５はゲート電極、２１６はp+領域２１
１への電極を示し、SIサイリスタ部分のゲート領
域７４の電極８８と共通になされている。２１４
は主電極の他方の電極を示す。光フアイバ９６に
よつて導入された光トリガパルスLT９７によつ
てSIホトトランジスタが光オンされると、SIサイ
リスタ部分のp+ゲート領域７４が間接的に光ト
リガされるわけである。
スタをトリガ用光感応素子として双方向光スイツ
チに集積化する例を示す。第７図と共通する部分
については同じ数字で示されている。トリガ用ｐ
チヤンネルSIホトトランジスタは、p+領域２１
１を主電極の一方とし、p+領域２１３及び２１
２を主電極の他方として形成され、n+領域２１
０はゲート、２０１は高抵抗チヤンネル層を示
す。２１５はゲート電極、２１６はp+領域２１
１への電極を示し、SIサイリスタ部分のゲート領
域７４の電極８８と共通になされている。２１４
は主電極の他方の電極を示す。光フアイバ９６に
よつて導入された光トリガパルスLT９７によつ
てSIホトトランジスタが光オンされると、SIサイ
リスタ部分のp+ゲート領域７４が間接的に光ト
リガされるわけである。
第１２図は本発明による双方向光スイツチの別
の横型集積化構造を示す。第６図と構造的に類似
しているため、共通部分については同じ数字で示
されている。第６図の構造と大きく異なる点は
p+アノード領域７９，８１からの正孔注入を制
御するためのn+ゲート領域７８，８０がp+領域
７９，８１を取り囲むようには形成されていない
点である。n+ゲート領域７８，８０は第６図の
構造に比べ深く形成されている。n+ゲート領域
７８，８０とポリシリコン層７０の電位状態によ
つて高抵抗層７２，７３中にはp+アノード７９，
８１から注入される正孔に対する電位障壁が形成
されるように、n+層７８，８０の拡散深さ、高
抵抗層７２，７３の厚さが選ばれているわけであ
る。このようにすれば第６図の実施例と動作上は
何等変りがない。
の横型集積化構造を示す。第６図と構造的に類似
しているため、共通部分については同じ数字で示
されている。第６図の構造と大きく異なる点は
p+アノード領域７９，８１からの正孔注入を制
御するためのn+ゲート領域７８，８０がp+領域
７９，８１を取り囲むようには形成されていない
点である。n+ゲート領域７８，８０は第６図の
構造に比べ深く形成されている。n+ゲート領域
７８，８０とポリシリコン層７０の電位状態によ
つて高抵抗層７２，７３中にはp+アノード７９，
８１から注入される正孔に対する電位障壁が形成
されるように、n+層７８，８０の拡散深さ、高
抵抗層７２，７３の厚さが選ばれているわけであ
る。このようにすれば第６図の実施例と動作上は
何等変りがない。
第１３図は、同様にして第１のp+ゲート７４，
７５部分に第１２図の実施例と同様の構造を導入
した実施例を示している。共通する部分について
は同じ数字にて示されている。
７５部分に第１２図の実施例と同様の構造を導入
した実施例を示している。共通する部分について
は同じ数字にて示されている。
第１２図、第１３図に示された実施例について
も、クエンチ用光感応素子あるいはトリガ用光感
応素子を集積化することは容易である。
も、クエンチ用光感応素子あるいはトリガ用光感
応素子を集積化することは容易である。
第６図乃至第１３図に示された双方向光スイツ
チを構成するSIサイリスタは平面ゲート構造につ
いて示されているが、これに限るものではなく、
埋め込みゲート構造、切り込みゲート構造のSIサ
イリスタを用いて形成してもよく、或いは
MOS／MISゲート構造のSIサイリスタを用いて
もよい。又光トリガもしくは光クエンチ用の光感
応素子としては、SIホトトランジスタに限るもの
ではないことは前述の如くである。
チを構成するSIサイリスタは平面ゲート構造につ
いて示されているが、これに限るものではなく、
埋め込みゲート構造、切り込みゲート構造のSIサ
イリスタを用いて形成してもよく、或いは
MOS／MISゲート構造のSIサイリスタを用いて
もよい。又光トリガもしくは光クエンチ用の光感
応素子としては、SIホトトランジスタに限るもの
ではないことは前述の如くである。
又第６図乃至第１３図の実施例においては、誘
電体分離技術によつて形成される例が示されてい
るが、pn接合分離、Ｖ字溝分離Ｕ字溝分離等を
組み合せて用いてもよい。
電体分離技術によつて形成される例が示されてい
るが、pn接合分離、Ｖ字溝分離Ｕ字溝分離等を
組み合せて用いてもよい。
［発明の効果］
本発明による双方向光スイツチは、光によつて
交流もしくは直流信号を双方向に導通させたり、
遮断したりすることが出来るため、制御回路と双
方向光スイツチ部分の完全な電気的絶縁が可能と
なる。SIサイリスタによつて構成されるため、光
トリガ感度が高く、高速トリガも可能である。更
に光によるオフができるため、周辺制御回路が極
めて簡単化され、全体のシステムでの部品数も減
る。光によるオフのスピードも高速である。スイ
ツチされる信号としては比較的小電力の交流もし
くは直流から、大電力の交流もしくは直流まで双
方向に光だけでオン・オフすることができる。
又、集積化することによつて、多重化もできる。
特に電話回路網の双方向スイツチとしては直流分
を含む交流で±400V、電流数Ａ程度が要求され
るが、本発明によるSIサイリスタを構成要素とす
る双方向光スイツチでは容易に要求仕様を満たし
ている。特に大電流サージに対して強いという特
徴もSIサイリスタ本来の性能として有している。
交流もしくは直流信号を双方向に導通させたり、
遮断したりすることが出来るため、制御回路と双
方向光スイツチ部分の完全な電気的絶縁が可能と
なる。SIサイリスタによつて構成されるため、光
トリガ感度が高く、高速トリガも可能である。更
に光によるオフができるため、周辺制御回路が極
めて簡単化され、全体のシステムでの部品数も減
る。光によるオフのスピードも高速である。スイ
ツチされる信号としては比較的小電力の交流もし
くは直流から、大電力の交流もしくは直流まで双
方向に光だけでオン・オフすることができる。
又、集積化することによつて、多重化もできる。
特に電話回路網の双方向スイツチとしては直流分
を含む交流で±400V、電流数Ａ程度が要求され
るが、本発明によるSIサイリスタを構成要素とす
る双方向光スイツチでは容易に要求仕様を満たし
ている。特に大電流サージに対して強いという特
徴もSIサイリスタ本来の性能として有している。
又、SIサイリスタを構成要素としているため、
スイツチングスピードの高速化が可能であり、従
来のGDSの電気的ターン・オフで13μsと言われ
ているのに対し、本発明による双方向光スイツチ
では、500V−1A程度のスイツチで光トリガ時、
光クエンチ時ともに1μs以下を実現している。更
にターン・オン状態での順方向電圧降下も
100A／cm2で0.75V、1000A／cm2で1.3Vと実測され
ており、GDSに比べて低い。すなわち、スイツ
チ損失、伝導損失ともに低く抑えることができる
わけである。周波数特性としても、電話回線網の
場合60Hz程度であるためスイツチの効率は99.9％
以上となる。更に周波数を上げて10kHzまでなら
99％以上の効率で使用することもできる。
スイツチングスピードの高速化が可能であり、従
来のGDSの電気的ターン・オフで13μsと言われ
ているのに対し、本発明による双方向光スイツチ
では、500V−1A程度のスイツチで光トリガ時、
光クエンチ時ともに1μs以下を実現している。更
にターン・オン状態での順方向電圧降下も
100A／cm2で0.75V、1000A／cm2で1.3Vと実測され
ており、GDSに比べて低い。すなわち、スイツ
チ損失、伝導損失ともに低く抑えることができる
わけである。周波数特性としても、電話回線網の
場合60Hz程度であるためスイツチの効率は99.9％
以上となる。更に周波数を上げて10kHzまでなら
99％以上の効率で使用することもできる。
本発明による双方向光スイツチでは、直流もし
くは交流と双方向に光だけでオンさせたり、オフ
させたりすることと、SIサイリスタの持つ高速
性、低損失、高効率性及び低雑音性から、小電力
のみならず、大電力まで扱うことができ、工業的
に極めて価値の高いものである。
くは交流と双方向に光だけでオンさせたり、オフ
させたりすることと、SIサイリスタの持つ高速
性、低損失、高効率性及び低雑音性から、小電力
のみならず、大電力まで扱うことができ、工業的
に極めて価値の高いものである。
第１図は本発明による双方向光スイツチの実施
例を示し、ａは回路形式、ｂは動作波形例、第２
図は本発明による双方向光スイツチの別の実施例
を示し、ａはその回路形式、ｂは対応する動作波
形例、第３図は埋め込みゲート型SIサイリスタを
用いた双方向光スイツチの縦型集積化構造の実施
例、第４図は平面ゲート型SIサイリスタを用いた
縦型集積化構造の実施例、第５図は切り込みゲー
ト型SIサイリスタを用いた縦型集積化構造の実施
例、第６図乃至第１３図は横型集積化構造による
本発明の双方向光スイツチの実施例に関し、第６
図では第２ゲートを共通ゲートとした横型SIサイ
リスタによる双方向光スイツチの集積化構造、第
７図は第１ゲートを共通ゲートとした横型SIサイ
リスタによる双方向光スイツチの集積化構造、第
８図は第６図の実施例に更にクエンチ用ｎチヤン
ネルSIホトトランジスタを集積化した構造例、第
９図は第６図の実施例に更にトリガ用ｎチヤンネ
ルSIホトトランジスタを集積化した構造例、第１
０図は第７図の実施例に更にクエンチ用ｐチヤン
ネルSIホトトランジスタを集積化した構造例、第
１１図は第７図の実施例に更にトリガ用ｐチヤン
ネルSIホトトランジスタを集積化した構造例、第
１２図はSIサイリスタの第２ゲート部分を変形し
た構造による双方向光スイツチの構造例、第１３
図はSIサイリスタの第１ゲート部分を変形した構
造による双方向光スイツチの構造例、第１４図は
従来例としてのゲーテツド・ダイオード・スイツ
チGDSの構造の一部分を示す図、第１５図は光
信号hνによる従来型GDSのオフ回路例を示す。 １２，１３…SIサイリスタもしくは光トリガ可
能なSIサイリスタ、１４，１５…トリガ光パル
ス、１６，１７…クエンチ用SIホトトランジス
タ、１８，１９…クエンチ光パルス、２０，２１
…トリガ用SIホトトランジスタ。
例を示し、ａは回路形式、ｂは動作波形例、第２
図は本発明による双方向光スイツチの別の実施例
を示し、ａはその回路形式、ｂは対応する動作波
形例、第３図は埋め込みゲート型SIサイリスタを
用いた双方向光スイツチの縦型集積化構造の実施
例、第４図は平面ゲート型SIサイリスタを用いた
縦型集積化構造の実施例、第５図は切り込みゲー
ト型SIサイリスタを用いた縦型集積化構造の実施
例、第６図乃至第１３図は横型集積化構造による
本発明の双方向光スイツチの実施例に関し、第６
図では第２ゲートを共通ゲートとした横型SIサイ
リスタによる双方向光スイツチの集積化構造、第
７図は第１ゲートを共通ゲートとした横型SIサイ
リスタによる双方向光スイツチの集積化構造、第
８図は第６図の実施例に更にクエンチ用ｎチヤン
ネルSIホトトランジスタを集積化した構造例、第
９図は第６図の実施例に更にトリガ用ｎチヤンネ
ルSIホトトランジスタを集積化した構造例、第１
０図は第７図の実施例に更にクエンチ用ｐチヤン
ネルSIホトトランジスタを集積化した構造例、第
１１図は第７図の実施例に更にトリガ用ｐチヤン
ネルSIホトトランジスタを集積化した構造例、第
１２図はSIサイリスタの第２ゲート部分を変形し
た構造による双方向光スイツチの構造例、第１３
図はSIサイリスタの第１ゲート部分を変形した構
造による双方向光スイツチの構造例、第１４図は
従来例としてのゲーテツド・ダイオード・スイツ
チGDSの構造の一部分を示す図、第１５図は光
信号hνによる従来型GDSのオフ回路例を示す。 １２，１３…SIサイリスタもしくは光トリガ可
能なSIサイリスタ、１４，１５…トリガ光パル
ス、１６，１７…クエンチ用SIホトトランジス
タ、１８，１９…クエンチ光パルス、２０，２１
…トリガ用SIホトトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第一の導電型を有する高抵抗半導体基体３２
と、 該半導体基体の表面近傍に第二の導電形の高不
純物濃度領域３０，３０１からなる第１のゲート
領域と、該第１のゲート領域の近傍の該半導体基
体表面に第一の導電形を有する高不純物濃度の第
１のカソード領域３３と、第１のカソード領域に
対抗する該半導体基体裏面に第二の導電形の高不
純物濃度層からなる第１のアノード領域３５とを
具備する第一の静電誘導サイリスタと、 該半導体基体３２裏面近傍の、第二の導電形の
高不純物濃度領域からなる第２のゲート領域３
１，３１１と、第２のゲート領域の近傍の該半導
体基体裏面に第一の導電形を有する高不純物の第
２のカソード領域３４と該半導体基体３２表面の
第二の導電形の高不純物濃度の第２のアノード領
域３６とを具備する第二の静電誘導サイリスタ
と、 該第１のゲート領域と共有領域で第二の導電形
の高不純物濃度の第１のドレイン領域３０１と、
該第１のドレイン領域の上の第二の導電形の第１
の低不純物濃度領域３８と、該第１の低不純物濃
度領域の表面の一部の第二の導電形の高不純物濃
度の第１のソース領域４２と、該第１のソース領
域を略々囲むように形成された第一の導電形の高
不純物濃度の第３のゲート領域４１とを具備する
第一の光感応素子、 該第２のゲート領域３１１と共有領域の第二の
導電形の高不純物濃度の第２のドレイン領域と、
該第２のドレイン領域の下の第二導電形の第２の
低不純物濃度領域４０と、該第２の低不純物濃度
領域の下側表面の一部の第二の導電形の高不純物
濃度の第２のソース領域５０と、該第二のソース
領域を略々囲むように形成された第一の導電形高
不純物濃度の第４のゲート領域５１とを具備する
第二の光感応素子と、 該第一、第２の静電誘導サイリスタへ光照射手
段と光トリガ用光源と、 該第一、第二の光感応素子への光照射手段と光
トリガ用光源とから構成され、該第１のカソード
領域と該第２のアノード領域が接続され第１の主
端子を形成し、該第１のアノード領域と該第２の
カソード領域が接続され、第２の端子を形成し、
該第一、第二の静電誘導サイリスタの両方もしく
はいずれか一方への光照射によつて導通され、該
第一、第二の光感応素子への光照射によつて遮断
されることによつて、直流と交流を層方向にオ
ン、オフすることができる双方向光スイツチ。 ２ 第一の導電型を有する高抵抗半導体基体３２
と、 該高抵抗半導体基体の表面近傍の第二の導電形
の高不純物濃度の第１のゲート領域３０，３０１
と、該第１のゲート領域の近傍の該半導体基体表
面の第一の導電形を有する高不純物濃度の第１の
カソード領域３３と、該第一カソード領域に対向
する該半導体基体裏面の第二導電形の高不純物濃
度の第２のアノード領域３５とを具備する第一の
静電誘導サイリスタと、 該半導体基体３２裏面近傍に、第二の導電形の
高不純物濃度領域からなる第２のゲート領域３
１，３１１と、該第２のゲート領域の近傍の該半
導体基体裏面に第一の導電形を有する高不純物濃
度層からなる第２のカソード領域３４と、該第２
のカソード領域に対向する該半導体基体３２表面
の第二導電形の高不純物濃度からなる第２のアノ
ード領域３６とを具備する第二の静電誘導サイリ
スタと、 該第１のゲート領域と共有領域の第二の導電形
高不純物濃度の第１のドレイン領域３０１と、該
ドレイン領域の第二の導電形の第１の低不純物濃
度領域３８と、該第１の低不純物濃度領域の表面
の一部の第二の導電形の高不純物濃度を有する第
１のソース領域４２と、該第二のソース領域を
略々囲むように形成された第一の導電形を有する
高不純物濃度の第３のゲート領域４１とを具備す
る第一の光感応素子と、 該第２のゲート領域３１１との共有領域で、第
二の導電形の高不純物濃度を有する第２のドレイ
ン領域と、該第２のドレイン領域の下の第二導電
形の第２の低不純物濃度領域４０と、該第２の低
不純物濃度領域の下側表面の一部の第二の導電形
の高不純物濃度第２のソース領域５０と、該第二
ソース領域を略々囲むように形成された第一の導
電形を有する高不純物濃度の第４のゲート領域５
１とを具備する第二の光感応素子と、該第一のゲ
ート領域との共有領域とを電極領域とする第３の
光感応素子と、該第２のゲート領域との共有を主
電極領域とする第４の光感応素子と、 該第一、第二の光感応素子への光照射手段とク
エンチ用光源と、 該第３、第４の光感応素子への光照射手段とト
リガ用光源とで構成され、該第一のカソード領域
と該第二のアノード領域が接続され第１の主端子
を形成し、該第一のアノード領域と該第二のカソ
ード領域とが接続され、第２の主端子を形成し、
該第３第４の光感応素子の両方もしくはいずれか
一方への光照射によつて導通され、該第一、第二
の光感応素子への光照射によつて遮断されること
によつて、直流と交流を層方向にオン、オフする
ことができる双方向スイツチ。 ３ 半導体基体７０と、該半導体基体の一方の主
表面の一部に絶縁膜分離領域７１を介して形成さ
れた第１の島領域７２、第２の島領域７３、第３
の島領域１００，１０１，２００，２０１、およ
び第４の島領域と、該第１の島領域の表面に形成
された第一導電形の第１のカソード領域７７およ
び第１の第二ゲート領域７８、第二導電型の第１
のアノード領域７９および第１の第一ゲート領域
７４とを具備する第一のダブルゲート静電誘導サ
イリスタと、該第２の島領域の表面に形成された
第一導電型の第２のカソード領域７６および第２
の第二ゲート領域８０、第二導電形の第２のアノ
ード領域８１および第２の第一ゲート領域７５と
を具備する第二のダブルゲート静電誘導サイリス
タと、該第３の島領域に形成された該第１の第一
ゲート領域もしくは該第１の第二ゲート領域との
いずれかと接続された主電極領域を有する第一の
静電誘導フオトトランジスタと、該第４の島領域
に形成された該第２の第１ゲート領域もしくは該
第２の第二ゲート領域のいずれかと主電極第２の
静電誘導フオトトランジスタと、該第一、第２の
ダブルゲート静電誘導サイリスタへの光照射手段
とトリガ用光源、該第１、第２の静電誘導フオト
トランジスタへの光照射手段とクエンチ用光源と
から構成され、該第１アノード領域と、該第２カ
ソード領域とを接続して第１の主端子とし、該第
１のカソード領域と、該第２のアノード領域とを
接続して第２の主端子とし、該トリガ用光源のオ
ンオフによつて直流と交流とを双方向にオンオフ
する双方向光スイツチ。 ４ 半導体基体７０と、該半導体基本体の一方の
主表面の一部に絶縁膜分離領域７１を介して形成
された第１の島領域７２、第２の島領域７３、第
３の島領域１００，１０１，２００，２０１、お
よび第４の島領域と、該第一の島領域の表面に形
成された第一の導電型の第１のカソード領域７７
および第１の第二ゲート領域７８、第二の導電型
の第１のアノード領域７９および第１の第一ゲー
ト領域７４とを具備する第一のダブルゲート静電
誘導サイリスタと、該第２の島領域に形成された
第一の導電形の第２のカソード領域７６および第
２の第２ゲート領域８０、第２導電型の第２のア
ノード領域８１および第２の第一ゲート領域７５
とを具備する第２のダブルゲート静電誘導サイリ
スタと、該第３の島領域に形成された該第１の第
１ゲート領域もしくは該第１の第２ゲート領域の
いずれかと主電極が接続された第一の静電誘導フ
オトトランジスタと、該第４の島領域に形成され
該第２の第１ゲート領域もしくは該第２の第２ゲ
ート領域のいずれかと主電極が接続され第２の静
電誘導フオトトランジスタと、該第１の第１ゲー
ト領域もしくは該第１の第２ゲート領域とのいず
れかと主電極領域とが接続された第一のトリガ用
光感応素子、該第２の第１ゲート領域もしくは該
第２の第２ゲート領域とのいずれかと主電極領域
第二のトリガ用光感応素子、該第、第２のトリガ
用光感応素子への光照射手段とトリガ用光源、該
第１、第２の静電誘導フオトトランジスタへの光
照射手段とクエンチ用光源とから構成され、該第
１のアノード領域と、該第２のカソード領域とを
接続して第１の主端子とし、該第１のカソード領
域と、該第２の主端子とし、該トリガ用光源と該
クエンチ用光源のオンオフによつて直流と交流と
を双方向にオンオフする双方向光スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258858A JPS61136270A (ja) | 1984-12-06 | 1984-12-06 | 双方向光スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258858A JPS61136270A (ja) | 1984-12-06 | 1984-12-06 | 双方向光スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136270A JPS61136270A (ja) | 1986-06-24 |
| JPH0370909B2 true JPH0370909B2 (ja) | 1991-11-11 |
Family
ID=17326009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258858A Granted JPS61136270A (ja) | 1984-12-06 | 1984-12-06 | 双方向光スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136270A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632687B2 (ja) * | 1987-12-01 | 1997-07-23 | 財団法人半導体研究振興会 | 電力用半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161661A (ja) * | 1974-06-19 | 1975-12-27 | ||
| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| JPS5637676A (en) * | 1979-09-05 | 1981-04-11 | Hitachi Ltd | Field effect type semiconductor switching device |
-
1984
- 1984-12-06 JP JP59258858A patent/JPS61136270A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161661A (ja) * | 1974-06-19 | 1975-12-27 | ||
| JPS55128870A (en) * | 1979-03-26 | 1980-10-06 | Semiconductor Res Found | Electrostatic induction thyristor and semiconductor device |
| JPS5637676A (en) * | 1979-09-05 | 1981-04-11 | Hitachi Ltd | Field effect type semiconductor switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136270A (ja) | 1986-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4975755A (en) | Optically controllable static induction thyristor device | |
| US4755697A (en) | Bidirectional output semiconductor field effect transistor | |
| US4721986A (en) | Bidirectional output semiconductor field effect transistor and method for its maufacture | |
| JPS60198779A (ja) | 光クエンチ可能なサイリスタ装置 | |
| EP0032497A1 (en) | Optically triggered linear bilateral switch | |
| JPH02126677A (ja) | 半導体装置 | |
| JPH07169868A (ja) | 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法 | |
| CA1145059A (en) | Light-firable thyristor | |
| US5621229A (en) | Semiconductor device and control method | |
| US4656366A (en) | Control circuitry using two branch circuits for high voltage solid-state switches | |
| JPH0113233B2 (ja) | ||
| JPH0370909B2 (ja) | ||
| US4250409A (en) | Control circuitry using a pull-down transistor for high voltage field terminated diode solid-state switches | |
| JPS637471B2 (ja) | ||
| CA1191969A (en) | Solid-state relay | |
| JPH0550861B2 (ja) | ||
| KR830000498B1 (ko) | 게이트 다이오드 스위치를 사용하는 고출력 증폭기/스위치 | |
| JPH01102963A (ja) | 半導体装置 | |
| JPH02109366A (ja) | 集積化光トリガ・光クエンチ静電誘導サイリスタ | |
| Nishizawa et al. | Functional integration of the light-triggered static induction thyristor and the static induction phototransistor | |
| IE48892B1 (en) | Solid state switching device | |
| EP0053113B1 (en) | Control circuitry using two branch circuits for high-voltage solid-state switches | |
| JPH043114B2 (ja) | ||
| JPH05167412A (ja) | 半導体リレー回路 | |
| JPH0637320A (ja) | パワー集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |