JPS637471B2 - - Google Patents
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- JPS637471B2 JPS637471B2 JP56203586A JP20358681A JPS637471B2 JP S637471 B2 JPS637471 B2 JP S637471B2 JP 56203586 A JP56203586 A JP 56203586A JP 20358681 A JP20358681 A JP 20358681A JP S637471 B2 JPS637471 B2 JP S637471B2
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- Japan
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- semiconductor region
- type
- conductivity type
- thyristor
- zero
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】
本発明は、ゼロクロス（零交差）又はその近傍
時点でのみオンする構造のゼロクロス光サイリス
タに関するものである。
時点でのみオンする構造のゼロクロス光サイリス
タに関するものである。
サイリスタの１種であるゼロクロス光トライア
ツクは、例えば、「日経エレクトロニクス」の
1979年12月10日号に掲載されている。この公知の
ゼロクロス光トライアツクは、第１図に示す如
く、N1〜N9のＮ型半導体領域と、P1〜P6のＰ型
半導体領域と、MOS型FETのゲートG1，G2と、
抵抗領域R1，R2と、第１及び第２の電極MT1，
MT2とを有し、第２図に示す等価回路となるよ
うに構成されている。なお、第２図のトランジス
タQ1はN1とP1とN2とで構成され、トランジスタ
Q2はN3とP2とN2とで構成され、トランジスタQ3
はP6とN2とP1とで構成され、トランジスタQ4は
P3とN2とP2とで構成され、エンハンスメント型
絶縁ゲート電界効果トランジスタ（FET）であ
るQ5はN7とP5とN8とG2とで構成され、FETQ6
はN5とP4とN6とG1とで構成されている。
ツクは、例えば、「日経エレクトロニクス」の
1979年12月10日号に掲載されている。この公知の
ゼロクロス光トライアツクは、第１図に示す如
く、N1〜N9のＮ型半導体領域と、P1〜P6のＰ型
半導体領域と、MOS型FETのゲートG1，G2と、
抵抗領域R1，R2と、第１及び第２の電極MT1，
MT2とを有し、第２図に示す等価回路となるよ
うに構成されている。なお、第２図のトランジス
タQ1はN1とP1とN2とで構成され、トランジスタ
Q2はN3とP2とN2とで構成され、トランジスタQ3
はP6とN2とP1とで構成され、トランジスタQ4は
P3とN2とP2とで構成され、エンハンスメント型
絶縁ゲート電界効果トランジスタ（FET）であ
るQ5はN7とP5とN8とG2とで構成され、FETQ6
はN5とP4とN6とG1とで構成されている。
このゼロクロス光トライアツクに印加する交流
正弦波電圧の高い振幅時点に光を入射させても、
トライアツクは直ちにオンにならず、電圧が低く
なつた時点即ちゼロクロス近傍でオンする。即
ち、電圧が高い時点では、FETQ6がオンし、光
照射で光励起電流を流しても、P1−N6−N5−
MT1の経路で流れてしまい、ターンオンさせる
ことは不可能である。このように、交流波形のゼ
ロクロス以外で導通することが阻止されると、ス
イツチング時に発生するノイズを大幅に低減させ
ることができる。しかし、第１図のゼロクロス光
トライアツクは、今迄外部回路で構成していたゼ
ロクロス制御回路をトライアツクに一体化したよ
うな構成であるために、構成が複雑であるという
欠点を有する。
正弦波電圧の高い振幅時点に光を入射させても、
トライアツクは直ちにオンにならず、電圧が低く
なつた時点即ちゼロクロス近傍でオンする。即
ち、電圧が高い時点では、FETQ6がオンし、光
照射で光励起電流を流しても、P1−N6−N5−
MT1の経路で流れてしまい、ターンオンさせる
ことは不可能である。このように、交流波形のゼ
ロクロス以外で導通することが阻止されると、ス
イツチング時に発生するノイズを大幅に低減させ
ることができる。しかし、第１図のゼロクロス光
トライアツクは、今迄外部回路で構成していたゼ
ロクロス制御回路をトライアツクに一体化したよ
うな構成であるために、構成が複雑であるという
欠点を有する。
そこで、本発明の目的は構成の簡単なゼロクロ
ス機能を有する光サイリスタを提供することにあ
る。
ス機能を有する光サイリスタを提供することにあ
る。
上記目的を達成するための本発明は、理解を容
易にするために実施例を示す図面の符号を参照し
て説明すると、第１導電型の第１の半導体領域１
と、前記第１の半導体領域１に隣接する第２導電
型の第２の半導体領域２と、前記第２の半導体領
域２に隣接する第１導電型の第３の半導体領域３
と、前記第３の半導体領域３に隣接する第２導電
型の第４の半導体領域４と、表面に露出する部分
を有して前記第２の半導体領域２に囲まれている
第１導電型の第５の半導体領域５と、前記第１の
半導体領域１と前記第５の半導体領域５との間に
エンハンスメント型絶縁ゲート電界効果トランジ
スタのチヤンネルが形成されるように少なくとも
前記第２の半導体領域２の表面部分２ａ上に設け
られた絶縁層１２と、前記絶縁層１２の上に設け
られた前記電界効果トランジスタのゲート電極１
３と、前記ゲート電極１３を前記第３の半導体領
域３に電気的に接続するための第１の接続部分１
４と、前記第５の半導体領域５を前記第２の半導
体領域２に電気的に接続する第２の接続部分１６
と、前記第１の半導体領域１に接続された第１の
電極１０と、前記第４の半導体領域４に接続され
た第２の電極１１と、光駆動させるための受光面
８と、を具備していることを特徴とするゼロクロ
ス機能を有した単一又は両方向の光サイリスタに
係わるものである。
易にするために実施例を示す図面の符号を参照し
て説明すると、第１導電型の第１の半導体領域１
と、前記第１の半導体領域１に隣接する第２導電
型の第２の半導体領域２と、前記第２の半導体領
域２に隣接する第１導電型の第３の半導体領域３
と、前記第３の半導体領域３に隣接する第２導電
型の第４の半導体領域４と、表面に露出する部分
を有して前記第２の半導体領域２に囲まれている
第１導電型の第５の半導体領域５と、前記第１の
半導体領域１と前記第５の半導体領域５との間に
エンハンスメント型絶縁ゲート電界効果トランジ
スタのチヤンネルが形成されるように少なくとも
前記第２の半導体領域２の表面部分２ａ上に設け
られた絶縁層１２と、前記絶縁層１２の上に設け
られた前記電界効果トランジスタのゲート電極１
３と、前記ゲート電極１３を前記第３の半導体領
域３に電気的に接続するための第１の接続部分１
４と、前記第５の半導体領域５を前記第２の半導
体領域２に電気的に接続する第２の接続部分１６
と、前記第１の半導体領域１に接続された第１の
電極１０と、前記第４の半導体領域４に接続され
た第２の電極１１と、光駆動させるための受光面
８と、を具備していることを特徴とするゼロクロ
ス機能を有した単一又は両方向の光サイリスタに
係わるものである。
上記本発明によれば、第２の半導体領域２の中
に第５の半導体領域５を設け、第１の半導体領域
１と第５の半導体領域５との間にMOS・FETを
作り、且つ第５の半導体領域５と第２の半導体領
域２とを電気的に接続するのみで、ゼロクロス近
傍でオンさせる機能が生じるので、構成を大幅に
簡略化することが可能になる。
に第５の半導体領域５を設け、第１の半導体領域
１と第５の半導体領域５との間にMOS・FETを
作り、且つ第５の半導体領域５と第２の半導体領
域２とを電気的に接続するのみで、ゼロクロス近
傍でオンさせる機能が生じるので、構成を大幅に
簡略化することが可能になる。
次に図面を参照して本発明の実施例について述
べる。
べる。
第３図は本発明の実施例に係わるゼロクロス光
サイリスタを説明的に示す一部切欠斜視図であ
る。この光サイリスタは、一般の電気制御サイリ
スタと同様に、第１導電型（この実施例ではＮ
型）の第１の半導体領域１と、第２導電型（この
実施例ではＰ型）の第２の半導体領域２と、Ｎ型
の第３の半導体領域３と、Ｐ型の第４の半導体領
域４とから成る４層構造を有し、更に、第２の半
導体領域２に囲まれ且つ第１の半導体領域１をリ
ング状に囲むように配されたＮ型の第５の半導体
領域５を有する。なお、第１の半導体領域１はサ
イリスタを２つのトランジスタから成る等価回路
で示す場合に於ける第１のトランジスタのＮ型エ
ミツタ領域として働く部分であり、平均不純物濃
度約1020／cm3の領域である。また第２の半導体領
域２は等価回路の第１のトランジスタのＰ型ベー
ス領域として働く部分であり、平均不純物濃度約
５×1016／cm3の領域である。また第２の半導体領
域３は等価回路の第２のトランジスタのＮ型ベー
ス領域として働く部分であり、平均不純物濃度約
１×1014／cm3の領域である。また第４の半導体領
域４は等価回路の第２のトランジスタのＰ型エミ
ツタ領域として働く部分であり、平均不純物濃度
約５×1019／cm3の領域である。また第５の半導体
領域５は新たに設けられたMOS型FETを構成し
且つ第２の半導体領域２との電気的接続にも利用
するための領域であり、平均不純物濃度約1020／
cm3を有する。また、第１、第２及び第５の半導体
領域１，２，５はプレーナ型に形成され、光７を
受ける受光面８を備えた主表面９に夫々の一部が
露出されている。
サイリスタを説明的に示す一部切欠斜視図であ
る。この光サイリスタは、一般の電気制御サイリ
スタと同様に、第１導電型（この実施例ではＮ
型）の第１の半導体領域１と、第２導電型（この
実施例ではＰ型）の第２の半導体領域２と、Ｎ型
の第３の半導体領域３と、Ｐ型の第４の半導体領
域４とから成る４層構造を有し、更に、第２の半
導体領域２に囲まれ且つ第１の半導体領域１をリ
ング状に囲むように配されたＮ型の第５の半導体
領域５を有する。なお、第１の半導体領域１はサ
イリスタを２つのトランジスタから成る等価回路
で示す場合に於ける第１のトランジスタのＮ型エ
ミツタ領域として働く部分であり、平均不純物濃
度約1020／cm3の領域である。また第２の半導体領
域２は等価回路の第１のトランジスタのＰ型ベー
ス領域として働く部分であり、平均不純物濃度約
５×1016／cm3の領域である。また第２の半導体領
域３は等価回路の第２のトランジスタのＮ型ベー
ス領域として働く部分であり、平均不純物濃度約
１×1014／cm3の領域である。また第４の半導体領
域４は等価回路の第２のトランジスタのＰ型エミ
ツタ領域として働く部分であり、平均不純物濃度
約５×1019／cm3の領域である。また第５の半導体
領域５は新たに設けられたMOS型FETを構成し
且つ第２の半導体領域２との電気的接続にも利用
するための領域であり、平均不純物濃度約1020／
cm3を有する。また、第１、第２及び第５の半導体
領域１，２，５はプレーナ型に形成され、光７を
受ける受光面８を備えた主表面９に夫々の一部が
露出されている。
１０は第１の半導体領域１に接続された第１の
電極としてのカソードであり、１１は第４の半導
体領域４に接続された第２の電極としてのアノー
ドである。１２はMOS型FETを構成するSiO2＋
Si3N4から成る絶縁層である。１３はAlから成る
FETのゲート電極である。N+型の第１の半導体
領域１とN+型の第５の半導体領域５との間で表
面に露出するＰ型の第２の半導体領域２の表面部
分２ａはイオン注入で低不純物濃度とされたＮチ
ヤンネル形成領域である。
電極としてのカソードであり、１１は第４の半導
体領域４に接続された第２の電極としてのアノー
ドである。１２はMOS型FETを構成するSiO2＋
Si3N4から成る絶縁層である。１３はAlから成る
FETのゲート電極である。N+型の第１の半導体
領域１とN+型の第５の半導体領域５との間で表
面に露出するＰ型の第２の半導体領域２の表面部
分２ａはイオン注入で低不純物濃度とされたＮチ
ヤンネル形成領域である。
表面部分２ａと絶縁層１２とゲート電極１３と
から成るエンハンスメント型Ｎチヤンネル
MOS・FETのゲート電極１３を第３の半導体領
域３に接続するための第１の接続部分１４は、第
３の半導体領域３の中に形成されたN+型の接続
用半導体領域３ａと配線導体１５とから成る。第
５の半導体領域５と第２の半導体領域２とを電気
的に接続するための第２の接続部分１６は第５の
半導体領域５と第２の半導体領域２との外周側の
PN接合を金属層で短絡することによつて形成さ
れている。
から成るエンハンスメント型Ｎチヤンネル
MOS・FETのゲート電極１３を第３の半導体領
域３に接続するための第１の接続部分１４は、第
３の半導体領域３の中に形成されたN+型の接続
用半導体領域３ａと配線導体１５とから成る。第
５の半導体領域５と第２の半導体領域２とを電気
的に接続するための第２の接続部分１６は第５の
半導体領域５と第２の半導体領域２との外周側の
PN接合を金属層で短絡することによつて形成さ
れている。
第４図は主表面９に於ける各半導体領域の配置
を概略的に示すものである。この図から明らかな
ように実際のサイリスタは、第３図にその半分を
示す微小サイリスタを同一基板内に多数設け、ア
ノード１１、カソード１０、ゲート電極１３、第
２の接続部分１６を互いに並列接続することによ
つて構成されている。
を概略的に示すものである。この図から明らかな
ように実際のサイリスタは、第３図にその半分を
示す微小サイリスタを同一基板内に多数設け、ア
ノード１１、カソード１０、ゲート電極１３、第
２の接続部分１６を互いに並列接続することによ
つて構成されている。
次にこの光サイリスタの動作を説明する。今、
カソード１０とアノード１１との間に正弦波交流
電圧が印加されており、且つカソード１０が負、
アノード１１が正となる極性を有して正弦波の高
い電圧が印加されている時点即ちゼロクロス近傍
以外の例えば６ボルト以上の電圧が印加される時
点で、光７が受光面８に投射されても、このサイ
リスタはオン状態とならない。これを詳しく説明
すると、アノード・カソード間電圧VAKが６ボル
ト以上になると、アノード１１の６ボルトの電圧
がアノード１１、第４の半導体領域４、第３の半
導体領域３、N+型半導体領域３ａ、配線導体１
５、及びゲート電極１３から成る経路で、ゲート
電極１３に印加され、また第２の半導体領域２の
電位はN+P接合が順方向バイアス状態であるた
めにカソード１０の電位にほぼ等しくなり、結
局、ゲート電極１３と第２の半導体領域２との間
の電位差がカソード・アノード間電圧VAKに近い
電圧となり、この電位差が約５ボルト以上になる
と表面部分２ａにＮチヤンネルが形成される。従
つて、正弦波交流電圧の振幅が約６ボルト以上の
場合には第１の半導体領域１と第５の半導体領域
５とが電気的に接続され、結局、Ｐ型ベースの第
２の半導体領域２、短絡電極である第２の接続部
分１６、N+型の第５の半導体領域５、表面部分
２ａのＮ型チヤンネル、N+型の第１の半導体領
域１、及びカソード１０から成る電気的回路が形
成される。このため、光７の照射でホール・エレ
クトロン対を発生させ、逆バイアス状態にある
PN-接合をオンにしようとしても、光励起電流
が、上記のチヤンネルを通る電気回路で流れてし
まい、オンにすることが不可能である。
カソード１０とアノード１１との間に正弦波交流
電圧が印加されており、且つカソード１０が負、
アノード１１が正となる極性を有して正弦波の高
い電圧が印加されている時点即ちゼロクロス近傍
以外の例えば６ボルト以上の電圧が印加される時
点で、光７が受光面８に投射されても、このサイ
リスタはオン状態とならない。これを詳しく説明
すると、アノード・カソード間電圧VAKが６ボル
ト以上になると、アノード１１の６ボルトの電圧
がアノード１１、第４の半導体領域４、第３の半
導体領域３、N+型半導体領域３ａ、配線導体１
５、及びゲート電極１３から成る経路で、ゲート
電極１３に印加され、また第２の半導体領域２の
電位はN+P接合が順方向バイアス状態であるた
めにカソード１０の電位にほぼ等しくなり、結
局、ゲート電極１３と第２の半導体領域２との間
の電位差がカソード・アノード間電圧VAKに近い
電圧となり、この電位差が約５ボルト以上になる
と表面部分２ａにＮチヤンネルが形成される。従
つて、正弦波交流電圧の振幅が約６ボルト以上の
場合には第１の半導体領域１と第５の半導体領域
５とが電気的に接続され、結局、Ｐ型ベースの第
２の半導体領域２、短絡電極である第２の接続部
分１６、N+型の第５の半導体領域５、表面部分
２ａのＮ型チヤンネル、N+型の第１の半導体領
域１、及びカソード１０から成る電気的回路が形
成される。このため、光７の照射でホール・エレ
クトロン対を発生させ、逆バイアス状態にある
PN-接合をオンにしようとしても、光励起電流
が、上記のチヤンネルを通る電気回路で流れてし
まい、オンにすることが不可能である。
しかし、光７の照射を継続し、交流電圧の次の
周期でゼロボルトラインを交流電圧が横切るゼロ
クロス近傍時点ではアノード・カソード間電圧
VAKが６ボルト以下であり、ゲート電極１３と第
２の半導体領域２との間の電位差も５ボルト以下
であるので、表面部分２ａにＮチヤンネルが形成
されない。従つて、光７の照射で生じた光励起電
流はPN-接合をオン状態にするために有効に利
用され、サイリスタは直ちにオンになる。サイリ
スタが一度オンになると、交流電圧の振幅が例え
高くなつても、アノード・カソード間電圧VAKは
低く保たれるので、MOS・FETのチヤンネルが
形成されることはない。
周期でゼロボルトラインを交流電圧が横切るゼロ
クロス近傍時点ではアノード・カソード間電圧
VAKが６ボルト以下であり、ゲート電極１３と第
２の半導体領域２との間の電位差も５ボルト以下
であるので、表面部分２ａにＮチヤンネルが形成
されない。従つて、光７の照射で生じた光励起電
流はPN-接合をオン状態にするために有効に利
用され、サイリスタは直ちにオンになる。サイリ
スタが一度オンになると、交流電圧の振幅が例え
高くなつても、アノード・カソード間電圧VAKは
低く保たれるので、MOS・FETのチヤンネルが
形成されることはない。
上述から明らかなように本実施例によれば、次
の利点が得られる。
の利点が得られる。
(a) 第１の半導体領域１と第５の半導体領域５と
の間にMOS型FETを形成し、且つN+型の第５
の半導体領域５とＰ型の第２の半導体領域２と
を短絡電極構造の第２の接続部分１６にて接続
し、且つゲート電極１３を第１の接続部分１４
にて第３の半導体領域３に接続するのみで、ゼ
ロクロス近傍でのオン機能を得ることが可能に
なる。従つて、ゼロクロス光サイリスタの構成
を大幅に簡単にすることが可能になる。
の間にMOS型FETを形成し、且つN+型の第５
の半導体領域５とＰ型の第２の半導体領域２と
を短絡電極構造の第２の接続部分１６にて接続
し、且つゲート電極１３を第１の接続部分１４
にて第３の半導体領域３に接続するのみで、ゼ
ロクロス近傍でのオン機能を得ることが可能に
なる。従つて、ゼロクロス光サイリスタの構成
を大幅に簡単にすることが可能になる。
(b) 第１の半導体領域１を取り囲むように第５の
半導体領域５が形成され、これ等の間に
MOS・FETが設けられているので、FETの実
効チヤンネル幅が大きくなり、MOS・FETの
オン抵抗が低くなる。従つて、アノード・カソ
ード間に急な立ち上りの順電圧が印加されてオ
ンにさせようとする変位電流が生じ、dv／dt
効果による誤動作が生じようとしても、
MOS・FET回路で変位電流を吸収する効果が
良くなり、dv／dt耐量の増大が計れる。
半導体領域５が形成され、これ等の間に
MOS・FETが設けられているので、FETの実
効チヤンネル幅が大きくなり、MOS・FETの
オン抵抗が低くなる。従つて、アノード・カソ
ード間に急な立ち上りの順電圧が印加されてオ
ンにさせようとする変位電流が生じ、dv／dt
効果による誤動作が生じようとしても、
MOS・FET回路で変位電流を吸収する効果が
良くなり、dv／dt耐量の増大が計れる。
(c) 第４図に示す如く、多数の微小サイリスタを
組合せた構造であるので、各微小サイリスタに
於けるＰ型ベース即ち第２の半導体領域２に
dv／dt効果で変位電流が生じ、短絡電極構造
の第２の接続部分１６に向つて横方向に流れて
も、横方向の距離が短いので、Ｐ型ベースの横
方向抵抗による電圧降下が非常に小さくなり、
dv／dt効果で誤動作することが防止される。
組合せた構造であるので、各微小サイリスタに
於けるＰ型ベース即ち第２の半導体領域２に
dv／dt効果で変位電流が生じ、短絡電極構造
の第２の接続部分１６に向つて横方向に流れて
も、横方向の距離が短いので、Ｐ型ベースの横
方向抵抗による電圧降下が非常に小さくなり、
dv／dt効果で誤動作することが防止される。
(d) 第４図に示す如く、微小サイリスタの組合せ
としたので、PN-接合のほぼ全部を同時にオ
ンにすることが可能になる。また、各サイリス
タの第２の接続部分１６が相互に接続されてい
るので、光照射が主表面９に於いて不均一であ
つても、各サイリスタの第２の半導体領域２が
同電位となり、素子全面が殆んど同時に点弧さ
れる。従つて、di／dt耐量を大きくすることが
できる。
としたので、PN-接合のほぼ全部を同時にオ
ンにすることが可能になる。また、各サイリス
タの第２の接続部分１６が相互に接続されてい
るので、光照射が主表面９に於いて不均一であ
つても、各サイリスタの第２の半導体領域２が
同電位となり、素子全面が殆んど同時に点弧さ
れる。従つて、di／dt耐量を大きくすることが
できる。
次に本発明の別の実施例のゼロクロス光サイリ
スタを示す第５図について述べる。但し、第５図
の符号１〜５，７〜１６で示す部分は第３図で同
一符号で示した部分と実質的に同一であるので、
その説明を省略する。この実施例では、第３図の
N+型半導体領域３ａの代りに、Ｐ型の接続用半
導体領域６が設けられている。そして、Ｐ型の第
２の半導体領域２と半導体領域６との最短間隔
は、アノード１１とカソード１０との間に印加す
る電圧が所定値になつた時に第２の半導体領域２
と第６の半導体領域６との間が空間電荷層（空乏
層）で埋められるような値例えば20μｍに設定さ
れている。このように構成すると、サイリスタの
オンがMOS・FETで阻止されている期間に於い
て、アノード・カソード間電圧VAKが約20ボルト
になると、PN-接合から延びてくる空乏層が領
域６に達し、これ以上VAKが上昇しても領域２と
ゲート電極１３との間の電位差の上昇がにぶくな
る。従つて、MOS・FETのサイリスタオン阻止
期間における破壊を防止することが出来る。
スタを示す第５図について述べる。但し、第５図
の符号１〜５，７〜１６で示す部分は第３図で同
一符号で示した部分と実質的に同一であるので、
その説明を省略する。この実施例では、第３図の
N+型半導体領域３ａの代りに、Ｐ型の接続用半
導体領域６が設けられている。そして、Ｐ型の第
２の半導体領域２と半導体領域６との最短間隔
は、アノード１１とカソード１０との間に印加す
る電圧が所定値になつた時に第２の半導体領域２
と第６の半導体領域６との間が空間電荷層（空乏
層）で埋められるような値例えば20μｍに設定さ
れている。このように構成すると、サイリスタの
オンがMOS・FETで阻止されている期間に於い
て、アノード・カソード間電圧VAKが約20ボルト
になると、PN-接合から延びてくる空乏層が領
域６に達し、これ以上VAKが上昇しても領域２と
ゲート電極１３との間の電位差の上昇がにぶくな
る。従つて、MOS・FETのサイリスタオン阻止
期間における破壊を防止することが出来る。
第６図は、Ｐ型半導体領域６の効果を説明する
ものである。今、アノード１１を０ボルト、カソ
ード１０に負の電圧VKを加え、アノード・カソ
ード間電圧を増大すると、第２の半導体領域２の
電位VAはカソード電圧VKの変化にほぼ追従して
変化する。また、Ｐ型半導体領域６の表面電位
VB即ちゲート電極１３の電位は、領域２と領域
６との間が空乏層で埋まると、ガードリング効果
と同様な働きで、カソード電圧VKを一定の比率
で分圧したような状態となり、第６図のVBで示
すように変化する。これにより、VAとVBとの差
VABはほぼ一定に保たれ、VAKの増大によつて
MOS・FETが破壊しなくなり、MOS、FETは
VAKが1000ボルトになつても破壊しない。なお、
第５図の光サイリスタの領域６以外の部分は第３
図及び第４図と同様に構成されているので、前述
の実施例と同一の利点を有する。
ものである。今、アノード１１を０ボルト、カソ
ード１０に負の電圧VKを加え、アノード・カソ
ード間電圧を増大すると、第２の半導体領域２の
電位VAはカソード電圧VKの変化にほぼ追従して
変化する。また、Ｐ型半導体領域６の表面電位
VB即ちゲート電極１３の電位は、領域２と領域
６との間が空乏層で埋まると、ガードリング効果
と同様な働きで、カソード電圧VKを一定の比率
で分圧したような状態となり、第６図のVBで示
すように変化する。これにより、VAとVBとの差
VABはほぼ一定に保たれ、VAKの増大によつて
MOS・FETが破壊しなくなり、MOS、FETは
VAKが1000ボルトになつても破壊しない。なお、
第５図の光サイリスタの領域６以外の部分は第３
図及び第４図と同様に構成されているので、前述
の実施例と同一の利点を有する。
次に本発明の更に別の実施例を示す第７図につ
いて述べる。但し、符号１〜１６で示す部分は第
３図及び第５図で同一符号で示す部分と同一構成
であるので、その説明を省略する。この実施例は
本発明を双方向制御可能なゼロクロス光サイリス
タ即ちトライアツクに適用したものである。従つ
て、鎖線で分断されている左半分の第１のサイリ
スタ部分と右半分の第２のサイリスタとを逆並列
接続した構成になつている。このトライアツクの
場合にも単一方向制御のサイリスタと同様な作用
効果を得ることが出来る。
いて述べる。但し、符号１〜１６で示す部分は第
３図及び第５図で同一符号で示す部分と同一構成
であるので、その説明を省略する。この実施例は
本発明を双方向制御可能なゼロクロス光サイリス
タ即ちトライアツクに適用したものである。従つ
て、鎖線で分断されている左半分の第１のサイリ
スタ部分と右半分の第２のサイリスタとを逆並列
接続した構成になつている。このトライアツクの
場合にも単一方向制御のサイリスタと同様な作用
効果を得ることが出来る。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、完全なプレーナ構造の
サイリスタにも適用可能である。又、接続部分１
４をワイヤで説明的に示しているが、クロス配線
等としても勿論差支えない。又、フオトダイオー
ド等を光７を付与するために一体化しても差支え
ない。
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、完全なプレーナ構造の
サイリスタにも適用可能である。又、接続部分１
４をワイヤで説明的に示しているが、クロス配線
等としても勿論差支えない。又、フオトダイオー
ド等を光７を付与するために一体化しても差支え
ない。
第１図は従来のゼロクロス光トライアツクを示
す断面図、第２図は第１図のトライアツクの等価
回路図、第３図は本発明の実施例に係わるゼロク
ロス光サイリスタの第４図の−線に相当する
部分の一部切欠斜視図、第４図は第３図のサイリ
スタの主表面に於ける各半導体領域の多数を示す
平面図、第５図は本発明の別の実施例に係わるゼ
ロクロス光サイリスタの一部切欠斜視図、第６図
は第５図のサイリスタの特性図、第７図は本発明
の更に別の実施例に係わるゼロクロス光サイリス
タを示す断面図である。 なお図面に用いられている符号に於いて、１は
第１の半導体領域、２は第２の半導体領域、２ａ
は表面部分、３は第３の半導体領域、４は第４の
半導体領域、５は第５の半導体領域、６は接続用
半導体領域、７は光、８は受光面、９は主表面、
１０は第１の電極（カソード）、１１は第２の電
極（アノード）、１２は絶縁層、１３はゲート電
極、１４は第１の接続部分、１５は配線導体、１
６は第２の接続部分である。
す断面図、第２図は第１図のトライアツクの等価
回路図、第３図は本発明の実施例に係わるゼロク
ロス光サイリスタの第４図の−線に相当する
部分の一部切欠斜視図、第４図は第３図のサイリ
スタの主表面に於ける各半導体領域の多数を示す
平面図、第５図は本発明の別の実施例に係わるゼ
ロクロス光サイリスタの一部切欠斜視図、第６図
は第５図のサイリスタの特性図、第７図は本発明
の更に別の実施例に係わるゼロクロス光サイリス
タを示す断面図である。 なお図面に用いられている符号に於いて、１は
第１の半導体領域、２は第２の半導体領域、２ａ
は表面部分、３は第３の半導体領域、４は第４の
半導体領域、５は第５の半導体領域、６は接続用
半導体領域、７は光、８は受光面、９は主表面、
１０は第１の電極（カソード）、１１は第２の電
極（アノード）、１２は絶縁層、１３はゲート電
極、１４は第１の接続部分、１５は配線導体、１
６は第２の接続部分である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１の半導体領域１と、 前記第１の半導体領域１に隣接する第２導電型
の第２の半導体領域２と、 前記第２の半導体領域２に隣接する第１導電型
の第３の半導体領域３と、 前記第３の半導体領域３に隣接する第２導電型
の第４の半導体領域４と、 表面に露出する部分を有して前記第２の半導体
領域２に囲まれている第１導電型の第５の半導体
領域５と、 前記第１の半導体領域１と前記第５の半導体領
域５との間にエンハンスメント型絶縁ゲート電界
効果トランジスタのチヤンネルが形成されるよう
に少なくとも前記第２の半導体領域２の表面部分
２ａ上に設けられた絶縁層１２と、 前記絶縁層１２の上に設けられた前記電界効果
トランジスタのゲート電極１３と、 前記ゲート電極１３を前記第３の半導体領域３
に電気的に接続するための第１の接続部分１４
と、 前記第５の半導体領域５を前記第２の半導体領
域２に電気的に接続する第２の接続部分１６と、 前記第１の半導体領域１に接続された第１の電
極１０と、 前記第４の半導体領域４に接続された第２の電
極１１と、 光駆動させるための受光面８と、 を具備していることを特徴とするゼロクロス機能
を有した単一又は両方向の光サイリスタ。 ２ 前記第１の接続部分１４は、前記第３の半導
体領域３で囲まれるように設けられた第２導電型
の接続半導体領域６と、前記ゲート電極１３と前
記接続半導体領域６とを接続する配線導体１５と
から成るものである特許請求の範囲第１項記載の
光サイリスタ。 ３ 前記第５の半導体領域５は、前記第１の半導
体領域１が露出する側の表面に露出するように配
置され且つ前記第１の半導体領域１をリング状に
囲むように形成されたものである特許請求の範囲
第１項又は第２項記載の光サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203586A JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203586A JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105572A JPS58105572A (ja) | 1983-06-23 |
| JPS637471B2 true JPS637471B2 (ja) | 1988-02-17 |
Family
ID=16476532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203586A Granted JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4105646A1 (de) * | 1990-02-23 | 1991-08-29 | Matsushita Electric Works Ltd | Verfahren zum herstellen eines optisch getriggerten lateralen thyristors |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035571A (ja) * | 1983-08-08 | 1985-02-23 | Sanken Electric Co Ltd | 半導体装置 |
| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
| JPH0697692B2 (ja) * | 1984-01-17 | 1994-11-30 | 株式会社東芝 | 半導体装置 |
| JPS63124477A (ja) * | 1986-11-12 | 1988-05-27 | Mitsubishi Electric Corp | ゼロクロス機能付光結合素子 |
| JPH02126677A (ja) * | 1988-11-07 | 1990-05-15 | Toshiba Corp | 半導体装置 |
| JPH04249370A (ja) * | 1991-02-05 | 1992-09-04 | Sharp Corp | フォトトライアック |
| CN108288656B (zh) * | 2018-03-08 | 2020-03-31 | 电子科技大学 | 高di/dt耐量光控晶闸管 |
| CN108493291B (zh) * | 2018-04-13 | 2020-03-31 | 电子科技大学 | 高di/dt光控晶闸管版图设计方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146190A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Diode circuit |
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
| JPS5477584A (en) * | 1978-11-13 | 1979-06-21 | Hitachi Ltd | Semiconductor switch |
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
-
1981
- 1981-12-18 JP JP56203586A patent/JPS58105572A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146190A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Diode circuit |
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| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
| JPS5477584A (en) * | 1978-11-13 | 1979-06-21 | Hitachi Ltd | Semiconductor switch |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4105646A1 (de) * | 1990-02-23 | 1991-08-29 | Matsushita Electric Works Ltd | Verfahren zum herstellen eines optisch getriggerten lateralen thyristors |
| DE4105646C2 (de) * | 1990-02-23 | 1994-07-28 | Matsushita Electric Works Ltd | Verfahren zum Herstellen eines optisch triggerbaren lateralen Thyristors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105572A (ja) | 1983-06-23 |
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