JPS6074678A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6074678A JPS6074678A JP58182728A JP18272883A JPS6074678A JP S6074678 A JPS6074678 A JP S6074678A JP 58182728 A JP58182728 A JP 58182728A JP 18272883 A JP18272883 A JP 18272883A JP S6074678 A JPS6074678 A JP S6074678A
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- type
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- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＳＳＲ（５ｏｔｌｄ ５ｔａｔｅ
Ｒｅｔａｙ）に使用され、ＭＯ８（Ｍ＠ｔａｔＯｘｌｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）構造によってトリ
が機能が制御される、サイリスタおよびトライアック等
の半導体装置に関する。
Ｒｅｔａｙ）に使用され、ＭＯ８（Ｍ＠ｔａｔＯｘｌｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）構造によってトリ
が機能が制御される、サイリスタおよびトライアック等
の半導体装置に関する。
例えば温度制御回路および時間制御回路に使用されるＳ
ＳＨには、一般に電気トリガまたは光トリガによってス
イッチング動作するサイリスタ、トライアック等の半導
体装置が組み込まれる。
ＳＨには、一般に電気トリガまたは光トリガによってス
イッチング動作するサイリスタ、トライアック等の半導
体装置が組み込まれる。
ｔＡＪｋはｒ−）。、カッ−１間に、。８構造部１１を
設けたサイリスタ（特開昭５５−７４１６８ ）を示す
もので、このサイリスタはＰ型とＮ型のタイプの異なる
４つの領域（ＰＮＰＮ ）より形成されている。すなわ
ち、このサイリスタは、アノード電極Ａにプラス（ト）
、カソード電極Ｋにマイナス←）の電圧を印加した状態
で、ダート電極Ｇにプラス（ト）の電圧を印加すると導
通状態になるもので、この場合、ＭＯ８構造部１１のダ
ート酸化膜に印加される電圧が、そのしきい値電圧を越
えると、ダートＧ、カソードに間が短絡してトリガ機能
をオフ制御し遮断状態となるものである。このよりな、
ＭＯ８構造部１１のダート酸化膜のしきい値電圧に対応
する特定電圧範囲でのみトリガ機能をオン制御してサイ
リスタを動作させる機能を、一般に、ゼロクロス機能と
称する。ここで、上記ＭＯ８構造部１１の？−）部には
、ダート酸化膜の絶縁破壊防止対策として、２つのコン
デンサＣＩおよびＣ２で分圧した一方の電圧を印加する
ようにしている。
設けたサイリスタ（特開昭５５−７４１６８ ）を示す
もので、このサイリスタはＰ型とＮ型のタイプの異なる
４つの領域（ＰＮＰＮ ）より形成されている。すなわ
ち、このサイリスタは、アノード電極Ａにプラス（ト）
、カソード電極Ｋにマイナス←）の電圧を印加した状態
で、ダート電極Ｇにプラス（ト）の電圧を印加すると導
通状態になるもので、この場合、ＭＯ８構造部１１のダ
ート酸化膜に印加される電圧が、そのしきい値電圧を越
えると、ダートＧ、カソードに間が短絡してトリガ機能
をオフ制御し遮断状態となるものである。このよりな、
ＭＯ８構造部１１のダート酸化膜のしきい値電圧に対応
する特定電圧範囲でのみトリガ機能をオン制御してサイ
リスタを動作させる機能を、一般に、ゼロクロス機能と
称する。ここで、上記ＭＯ８構造部１１の？−）部には
、ダート酸化膜の絶縁破壊防止対策として、２つのコン
デンサＣＩおよびＣ２で分圧した一方の電圧を印加する
ようにしている。
次に、第２図および第３図は、それぞれ、上記第１図に
おける場合と同様のトリが機能制御用のＭＯ８構造部１
２および１３を設けたサイリスタ（特開昭５４−２６８
０）およびトライアック（特開昭５５−３６９４）を示
すもので、このサイリスタおよびトライアックの何れの
場合においても、ＭＯ８構造部１２．１３のダート部に
は、直接アノードＡ、カソードに間の電圧が印加される
ようになっている。この場合、ｆ−）酸化膜の絶縁耐圧
を上げる為には、そのダート酸化膜の膜厚を厚く形成し
なければならない。この事は、前記第１図におけるサイ
リスタにおいても同様である。ここで、上記第１図乃至
第３図における半導体装置は、何れの場合においても、
最大電圧が例えば、４００ （Ｖ）程度以下の低電圧県
外下で使用されるものである。
おける場合と同様のトリが機能制御用のＭＯ８構造部１
２および１３を設けたサイリスタ（特開昭５４−２６８
０）およびトライアック（特開昭５５−３６９４）を示
すもので、このサイリスタおよびトライアックの何れの
場合においても、ＭＯ８構造部１２．１３のダート部に
は、直接アノードＡ、カソードに間の電圧が印加される
ようになっている。この場合、ｆ−）酸化膜の絶縁耐圧
を上げる為には、そのダート酸化膜の膜厚を厚く形成し
なければならない。この事は、前記第１図におけるサイ
リスタにおいても同様である。ここで、上記第１図乃至
第３図における半導体装置は、何れの場合においても、
最大電圧が例えば、４００ （Ｖ）程度以下の低電圧県
外下で使用されるものである。
しかし、このように、 ＭＯ８構造部のダート酸化膜の
絶縁耐圧を上げる為に、その酸化膜自体の膜厚を厚く形
成したのでｔｊ：、Ｍ２Ｓ部のしきいｆｔｏｔｌＥが上
がってトリガ機能を制御する特定電圧範囲が広がる状態
と彦る。すなわち、例えば前述したそれぞれの半導体装
置を、最大電圧１０００（イ）程度の高電圧条件下で使
用する場合には、Ｍ２Ｓ部のしきい値電圧が上がってゼ
ロクロス機能を低下させると共に、比較的高いアノード
Ａ、カソードに間室圧でもトリガ機能がオン制御される
ようになシ、そのスイッチング時に伴なって電磁障害が
発生する恐れがある。
絶縁耐圧を上げる為に、その酸化膜自体の膜厚を厚く形
成したのでｔｊ：、Ｍ２Ｓ部のしきいｆｔｏｔｌＥが上
がってトリガ機能を制御する特定電圧範囲が広がる状態
と彦る。すなわち、例えば前述したそれぞれの半導体装
置を、最大電圧１０００（イ）程度の高電圧条件下で使
用する場合には、Ｍ２Ｓ部のしきい値電圧が上がってゼ
ロクロス機能を低下させると共に、比較的高いアノード
Ａ、カソードに間室圧でもトリガ機能がオン制御される
ようになシ、そのスイッチング時に伴なって電磁障害が
発生する恐れがある。
この発明は上記のような問題点に鑑みなされたもので、
例えば最大電圧１０００（Ｉｉｌ）というような高電圧
条件下で使用するような場合でも、ゼロクロス機能を低
下させることなく、ダート酸化膜の絶縁破壊を防止する
ことが可能と力る半導体装置を提供することを目的とす
る。
例えば最大電圧１０００（Ｉｉｌ）というような高電圧
条件下で使用するような場合でも、ゼロクロス機能を低
下させることなく、ダート酸化膜の絶縁破壊を防止する
ことが可能と力る半導体装置を提供することを目的とす
る。
すなわちこの発明に係る半導体装置は、Ｎ型半導体基板
面のＭＯ８構造を設けたＰ型ゲート拡散層に近接した距
離で、上記ＭＯ８構造のｆ−）≠°′電気的に接続した
Ｐ型拡散領域を形成し、Ｐ型アノード拡散層とＮ型カソ
ード拡散層との間に、上記ＭＯ８構造のダート酸化膜の
絶縁破壊電圧を印加した際に、上記Ｐ型拡散領域に対し
て空乏層が到達するようにしたものである。
面のＭＯ８構造を設けたＰ型ゲート拡散層に近接した距
離で、上記ＭＯ８構造のｆ−）≠°′電気的に接続した
Ｐ型拡散領域を形成し、Ｐ型アノード拡散層とＮ型カソ
ード拡散層との間に、上記ＭＯ８構造のダート酸化膜の
絶縁破壊電圧を印加した際に、上記Ｐ型拡散領域に対し
て空乏層が到達するようにしたものである。
以下図面によルこの発明の一実施例を説明する。
第４図はその構成を示すもので、この半導体装置はＮ型
の半導体基板２１から形成する。このＮ型半導体基板２
１の主表面には、まず、Ｐ型ｆ−）拡散層２２を形成し
、このＰ型ダート拡散層２２の表面には、例えばそれぞ
れ同一の拡散形状で第１および第２のＮ型カソード拡散
層２３および２４を形成する。この第２のＮ型カソード
拡散層２４は、アルミニウム等による導電部２５によシ
上記Ｐ型？−）拡散層２２に電気的に接続されるもので
、このＰ型ダート拡散層２２の中央部表面上には、上記
第１および第２のＮ型カソード拡散層２３．２４それぞ
れへζｙ部に接触するようにしてダート酸化８２６を形
成する。そして、このダート酸化膜２６の表面上には、
ｒ−ト導電層２１を形成し、破線で示すようなＭＯＳ
（ＭａｔａｔＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）構造部２８を構成する。
の半導体基板２１から形成する。このＮ型半導体基板２
１の主表面には、まず、Ｐ型ｆ−）拡散層２２を形成し
、このＰ型ダート拡散層２２の表面には、例えばそれぞ
れ同一の拡散形状で第１および第２のＮ型カソード拡散
層２３および２４を形成する。この第２のＮ型カソード
拡散層２４は、アルミニウム等による導電部２５によシ
上記Ｐ型？−）拡散層２２に電気的に接続されるもので
、このＰ型ダート拡散層２２の中央部表面上には、上記
第１および第２のＮ型カソード拡散層２３．２４それぞ
れへζｙ部に接触するようにしてダート酸化８２６を形
成する。そして、このダート酸化膜２６の表面上には、
ｒ−ト導電層２１を形成し、破線で示すようなＭＯＳ
（ＭａｔａｔＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）構造部２８を構成する。
また、このＮ型半導体基板２ノの主表面には、上記Ｐ型
ゲート拡散層２２に近接した距離ｔで、フローティング
Ｐ型拡散領域２９を形成する。
ゲート拡散層２２に近接した距離ｔで、フローティング
Ｐ型拡散領域２９を形成する。
このＰ型拡散領域２９は、上記ＭＯ８構造部２８のダー
ト酸化膜２６上に形成したダート導電層２７に電気的に
接続されるもので、このＰ型拡散領域２９を形成したＮ
型半導体基板２１の主表面と反対側の表面には、Ｐ型ア
ノード拡散層３０を形成する。そして、このＰ型アノー
ド拡散層３０および上記第１のＮ型カソード拡散層２３
、Ｐ型ｆｆ−）拡散層２２から、それぞれ、アノード電
極Ａおよびカソード電極に１ゲート電極Ｇを導出する。
ト酸化膜２６上に形成したダート導電層２７に電気的に
接続されるもので、このＰ型拡散領域２９を形成したＮ
型半導体基板２１の主表面と反対側の表面には、Ｐ型ア
ノード拡散層３０を形成する。そして、このＰ型アノー
ド拡散層３０および上記第１のＮ型カソード拡散層２３
、Ｐ型ｆｆ−）拡散層２２から、それぞれ、アノード電
極Ａおよびカソード電極に１ゲート電極Ｇを導出する。
ことで、上記Ｐ型ゲート拡散層２２とＰ型拡散領域２９
との距離ｔは、アノード電極Ａとカッ′（ド電極にとの
間に、ダート酸化膜２６の絶縁破壊電圧Ｖｔを印加した
際に、Ｐ型ｆ−）拡散層２２とＮ型半導体基板２１との
界面に生じる破線ａで示すような空乏層３１の幅板下に
設定される。
との距離ｔは、アノード電極Ａとカッ′（ド電極にとの
間に、ダート酸化膜２６の絶縁破壊電圧Ｖｔを印加した
際に、Ｐ型ｆ−）拡散層２２とＮ型半導体基板２１との
界面に生じる破線ａで示すような空乏層３１の幅板下に
設定される。
つｔシ、例えば、上記ＭＯ８構造部２８のしきい値電圧
ｖＴを５〜６Ｍ程度に設定する場合には、Ｐ型ダート拡
散層２２の表面濃度をｌＸｌ０”（ｃＩＩＬ−３）、界
面電荷密度をｌ ｘ ｌ Ｑ”（ａｍ−２）とすれば、
ダート酸化膜２６の膜厚は１５００ （１）程度に設定
される。ここで、このｆ−）酸化膜２６（１５００Ｘ）
の絶縁破壊電圧Ｖｔは一般に１２０〜１３０Ｍ程度であ
る。すなわち、このダート酸化膜２６（１５００Ｘ）Ｏ
絶縁破壊電圧Ｖｔ＝１２０（Ｖ）を、Ｐ型アノード拡散
層３０−Ｎ型カソード拡散層２３間に印加した場合に生
じる空乏層３１の幅は、Ｎ型半導体基板２１の濃度を１
ｘｌＯ（ｃｍ ）、Ｐ型ゲート拡散層２２の拡散深さを
４０（μｍ）とすれば、３０（μｍ）８度と々る。よっ
て、この場合、上記Ｐ型ｒ−）拡散層２２とＰ型拡散領
ｉ″２９との距離ｔは、３０（μｍ）以下〔ｔく３０（
μｍ））の適描な値に設定すればよい。
ｖＴを５〜６Ｍ程度に設定する場合には、Ｐ型ダート拡
散層２２の表面濃度をｌＸｌ０”（ｃＩＩＬ−３）、界
面電荷密度をｌ ｘ ｌ Ｑ”（ａｍ−２）とすれば、
ダート酸化膜２６の膜厚は１５００ （１）程度に設定
される。ここで、このｆ−）酸化膜２６（１５００Ｘ）
の絶縁破壊電圧Ｖｔは一般に１２０〜１３０Ｍ程度であ
る。すなわち、このダート酸化膜２６（１５００Ｘ）Ｏ
絶縁破壊電圧Ｖｔ＝１２０（Ｖ）を、Ｐ型アノード拡散
層３０−Ｎ型カソード拡散層２３間に印加した場合に生
じる空乏層３１の幅は、Ｎ型半導体基板２１の濃度を１
ｘｌＯ（ｃｍ ）、Ｐ型ゲート拡散層２２の拡散深さを
４０（μｍ）とすれば、３０（μｍ）８度と々る。よっ
て、この場合、上記Ｐ型ｒ−）拡散層２２とＰ型拡散領
ｉ″２９との距離ｔは、３０（μｍ）以下〔ｔく３０（
μｍ））の適描な値に設定すればよい。
すなわちこのように構成される半導体装置において、ま
ず、アノード電極Ａ−カソード電極に間電圧ｖＡＫを、
ＯＭから次第に上昇させると、空乏層３１は徐々にＮ型
基板２１側に広がるようになる。ここで、フローティン
グＰ型拡散領域２９およびＭＯ８構造部２８のダート導
電層２７それぞれの電位は、上記アノードＡ−カソード
に間電圧Ｖ□と同電位になるもので、この電圧ｖＡＫが
ＭＯ８構造部２８のしきい値電圧ＶＴ＝５〜６（ｖ）程
度に達するまでの範囲内では、トリが機能はオン制御さ
れ、ダート電極Ｇに供給される電気トリが信号またはＰ
型ゲート拡散層２２の表面に照射される光トリが信号ｐ
ｈによってこの半導体装置は導通状態となる。この場合
、トリガ機能がオン制御されるＭＯ８構造部２８のしき
い値電圧範囲ＯＭ〜■、＝５〜６Ｍを比較的狭く設定し
たので、電磁障害が発生することはない。
ず、アノード電極Ａ−カソード電極に間電圧ｖＡＫを、
ＯＭから次第に上昇させると、空乏層３１は徐々にＮ型
基板２１側に広がるようになる。ここで、フローティン
グＰ型拡散領域２９およびＭＯ８構造部２８のダート導
電層２７それぞれの電位は、上記アノードＡ−カソード
に間電圧Ｖ□と同電位になるもので、この電圧ｖＡＫが
ＭＯ８構造部２８のしきい値電圧ＶＴ＝５〜６（ｖ）程
度に達するまでの範囲内では、トリが機能はオン制御さ
れ、ダート電極Ｇに供給される電気トリが信号またはＰ
型ゲート拡散層２２の表面に照射される光トリが信号ｐ
ｈによってこの半導体装置は導通状態となる。この場合
、トリガ機能がオン制御されるＭＯ８構造部２８のしき
い値電圧範囲ＯＭ〜■、＝５〜６Ｍを比較的狭く設定し
たので、電磁障害が発生することはない。
次に、アノードＡ−カソードに間電圧ｖＡＫが、ｍｓ’
ｍ造部２８のしきい値電圧ｖ、＝５〜６（Ｖを越えた場
合には、ダート酸化膜２６直下のＰ型ゲート拡散層２２
０表面には、ｎチャンネルが形成されるようになシ、第
１のＮ型カソード拡散層２３と第２のＮ型カソード拡散
層２４とは結合されるように々る。これにより、第１お
よび第２のＮ型カソード拡散層２３．２４とＰ型ダート
拡散層２２とは、導電部２５により電気的に接続される
ように々す、ｆ−）電極Ｇとカソード電極にとは短絡す
るように々る。この場合、この半導体装置のトリガ機能
はオフ制御されるようになシ、いかなるトリガ信号や外
来ノイズが供給されたとしても導通状態になることはな
い。
ｍ造部２８のしきい値電圧ｖ、＝５〜６（Ｖを越えた場
合には、ダート酸化膜２６直下のＰ型ゲート拡散層２２
０表面には、ｎチャンネルが形成されるようになシ、第
１のＮ型カソード拡散層２３と第２のＮ型カソード拡散
層２４とは結合されるように々る。これにより、第１お
よび第２のＮ型カソード拡散層２３．２４とＰ型ダート
拡散層２２とは、導電部２５により電気的に接続される
ように々す、ｆ−）電極Ｇとカソード電極にとは短絡す
るように々る。この場合、この半導体装置のトリガ機能
はオフ制御されるようになシ、いかなるトリガ信号や外
来ノイズが供給されたとしても導通状態になることはな
い。
そして、アノードＡ−カソードに間電圧■。
が、ＭＯ８構造部２８のｆ−）酸化膜２６の絶縁破壊電
圧Ｖｔ−１２０（Ｖ）付近まで上昇した場合には、空乏
層３ノは破Ｊで示すように、フローティングＰ型拡散領
域２９に到達するようになシ、イワゆる、Δンチスルー
現象が生じる。これによシ、さらにアノードＡ−カソー
ドに間電圧ＶＡＫが上昇した場合には、Ｐ型拡散領域２
９は、破線すで示すように、空乏層３１によ〕完全に包
囲されるようにな勺、その電位は上記パンチスル一時に
おける電圧値、つまり、ダート酸化膜２６の絶縁破壊電
圧Ｖｔ＝１２０（Ｖ）付近の一定電圧値に保持されるよ
うになる。この場合、ＭＯ８構造部２８のｆｆ−）導電
層２７に印加される電圧も、上記一定電圧値に保持され
るようＫなるので、例えば、アノードＡ−カソードに間
電圧Ｖ□が、１０００（Ｖ）というような高電圧まで上
昇したとしても、ｅ−）酸化膜２６が絶縁破壊されるよ
うなことはない。
圧Ｖｔ−１２０（Ｖ）付近まで上昇した場合には、空乏
層３ノは破Ｊで示すように、フローティングＰ型拡散領
域２９に到達するようになシ、イワゆる、Δンチスルー
現象が生じる。これによシ、さらにアノードＡ−カソー
ドに間電圧ＶＡＫが上昇した場合には、Ｐ型拡散領域２
９は、破線すで示すように、空乏層３１によ〕完全に包
囲されるようにな勺、その電位は上記パンチスル一時に
おける電圧値、つまり、ダート酸化膜２６の絶縁破壊電
圧Ｖｔ＝１２０（Ｖ）付近の一定電圧値に保持されるよ
うになる。この場合、ＭＯ８構造部２８のｆｆ−）導電
層２７に印加される電圧も、上記一定電圧値に保持され
るようＫなるので、例えば、アノードＡ−カソードに間
電圧Ｖ□が、１０００（Ｖ）というような高電圧まで上
昇したとしても、ｅ−）酸化膜２６が絶縁破壊されるよ
うなことはない。
したがって、このように構成される半導体装置によれば
、ｆｆ−）酸化膜２６の絶縁破壊電圧Ｖｔ以下で、空乏
層３１が到達する距離ｔに、７０−テイングＰ型拡散領
域２９を形成したことによシ、ＭＯ８構造部２８の？−
）導電層２１には、上記絶縁破壊電圧Ｖｔを上回るよう
な電位は一切印加されなくなシ、ダート酸化膜２６が絶
縁破壊されるのを防止することができる。
、ｆｆ−）酸化膜２６の絶縁破壊電圧Ｖｔ以下で、空乏
層３１が到達する距離ｔに、７０−テイングＰ型拡散領
域２９を形成したことによシ、ＭＯ８構造部２８の？−
）導電層２１には、上記絶縁破壊電圧Ｖｔを上回るよう
な電位は一切印加されなくなシ、ダート酸化膜２６が絶
縁破壊されるのを防止することができる。
尚、上記実施例では、Ｐ型アノード拡散層３０をＮ型カ
ソード拡散層２３．２４の反対側の表面に形成し、縦型
構造としたが、このＰ型アノード拡散層３０は、例えば
第５図に示すように、上記Ｎ型カソード拡散層２３．２
４と同一の表面に形成し、横型構造としてもよい。また
、各細波を逆導電型にすることも勿論可能である。
ソード拡散層２３．２４の反対側の表面に形成し、縦型
構造としたが、このＰ型アノード拡散層３０は、例えば
第５図に示すように、上記Ｎ型カソード拡散層２３．２
４と同一の表面に形成し、横型構造としてもよい。また
、各細波を逆導電型にすることも勿論可能である。
以上のようにこの発明によれば、アノード。
カソード間に印加される最大電圧に関係なく、ＭＯ８構
造部を設計することができるので、例えば、最大電圧１
０００（ロ）というような高電圧条件下で使用するよう
な場合でも、ダート酸化膜を厚く設計する必要がないの
で、ゼロクロス機能を低下させることなく、ダート酸化
膜の絶縁破壊を防止することが可能となる。
造部を設計することができるので、例えば、最大電圧１
０００（ロ）というような高電圧条件下で使用するよう
な場合でも、ダート酸化膜を厚く設計する必要がないの
で、ゼロクロス機能を低下させることなく、ダート酸化
膜の絶縁破壊を防止することが可能となる。
第１図乃至第３図はそれぞれトリガ機能制御用のＭＯ８
構造部を設けた従来の半導体装置を示ず回路構成図、第
４図はこの発明の一実施例に係る半導体装置を示す断面
構成図、第５図は上記この発明の一実施例に係る半導体
装置の他の実施例を示す断面構成図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｐ型ダート拡散
層、２３・・・第１のＮ型カソード拡散層、２４・・・
第２のＮ型カソード拡散層、２５・・・導電部、２６・
・・ｆ−）酸化膜、２７・・・ダート導電層、２８・・
・ＭＯ８構造部、２９・・・フローティングＰ型拡散領
域、３０・・・Ｐ型アノード拡散層、３１・・・空乏層
。 出願人代理人 弁理士 鈴 江 武 彦第１図 ｓ２図 第３図
構造部を設けた従来の半導体装置を示ず回路構成図、第
４図はこの発明の一実施例に係る半導体装置を示す断面
構成図、第５図は上記この発明の一実施例に係る半導体
装置の他の実施例を示す断面構成図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｐ型ダート拡散
層、２３・・・第１のＮ型カソード拡散層、２４・・・
第２のＮ型カソード拡散層、２５・・・導電部、２６・
・・ｆ−）酸化膜、２７・・・ダート導電層、２８・・
・ＭＯ８構造部、２９・・・フローティングＰ型拡散領
域、３０・・・Ｐ型アノード拡散層、３１・・・空乏層
。 出願人代理人 弁理士 鈴 江 武 彦第１図 ｓ２図 第３図
Claims (1)
- （１）第一導電型半導体基板の表面にそれぞれ形成され
る第二導電型アノード拡散層および第二導電型ダート拡
散層と、この第二導電型ｙ −ト拡散層の表面に形成さ
れる第１および第２の第一導電型カソード拡散層と、こ
の第２の第一導電型カソード拡散層と上記第二導電型ダ
ート拡散層とを電気的に接続する導電部と、上記第二導
電型ダート拡散層の表面上に上記第１および第２の第一
導電型カソード拡散層それぞれの表面に接触して形成さ
れるｆ−）酸化膜と、このダート酸化膜の表面上に形成
される導電層と、このダート酸化膜上の導電層に電気的
に接続され上記第一導電型半導体基板の表面に上記第二
導電型？−）拡散層に近接した距離で形成される第二導
電型拡散領域とを具備したことを特徴とする半導体装置
。 咳２）上記第二導電型ｒ−）拡散層と第二導電型拡散領
域との距離は、第二導電型アノード拡散層と第１の第一
導電型カソード拡散層との間に、ｒ−）酸化膜の絶縁破
壊電圧を印加した際に、第二導電型ダート拡散層と第一
導電型半導体基板との界面に生じる空乏層の幅以下に設
定したことを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182728A JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182728A JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074678A true JPS6074678A (ja) | 1985-04-26 |
| JPH0580158B2 JPH0580158B2 (ja) | 1993-11-08 |
Family
ID=16123401
Family Applications (1)
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|---|---|---|---|
| JP58182728A Granted JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074678A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353972A (ja) * | 1986-08-22 | 1988-03-08 | Hitachi Ltd | 複合半導体装置 |
| JPS6384067A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| EP0276703A2 (en) * | 1987-01-26 | 1988-08-03 | Kabushiki Kaisha Toshiba | Zero-crossing type thyristor |
| EP0281739A2 (en) * | 1987-01-23 | 1988-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a thyristor |
| US4943835A (en) * | 1985-11-22 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor device including protecting MOS transistor |
| JPH07147394A (ja) * | 1994-08-05 | 1995-06-06 | Hitachi Ltd | 複合半導体装置 |
| US5747836A (en) * | 1995-09-11 | 1998-05-05 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit provided with thyristor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
-
1983
- 1983-09-30 JP JP58182728A patent/JPS6074678A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943835A (en) * | 1985-11-22 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor device including protecting MOS transistor |
| JPS6353972A (ja) * | 1986-08-22 | 1988-03-08 | Hitachi Ltd | 複合半導体装置 |
| JPS6384067A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0548957B2 (ja) * | 1986-09-27 | 1993-07-22 | Toshiba Kk | |
| EP0281739A2 (en) * | 1987-01-23 | 1988-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a thyristor |
| US4992844A (en) * | 1987-01-23 | 1991-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP0276703A2 (en) * | 1987-01-26 | 1988-08-03 | Kabushiki Kaisha Toshiba | Zero-crossing type thyristor |
| US4956690A (en) * | 1987-01-26 | 1990-09-11 | Kabushiki Kaisha Toshiba | Zero crossing type thyristor |
| JPH07147394A (ja) * | 1994-08-05 | 1995-06-06 | Hitachi Ltd | 複合半導体装置 |
| US5747836A (en) * | 1995-09-11 | 1998-05-05 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit provided with thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580158B2 (ja) | 1993-11-08 |
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