JPH0356017B2 - - Google Patents
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- JPH0356017B2 JPH0356017B2 JP58079187A JP7918783A JPH0356017B2 JP H0356017 B2 JPH0356017 B2 JP H0356017B2 JP 58079187 A JP58079187 A JP 58079187A JP 7918783 A JP7918783 A JP 7918783A JP H0356017 B2 JPH0356017 B2 JP H0356017B2
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- JP
- Japan
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- current switch
- transistor
- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、TTL論理レベルによりアドレス指
定可能な入力と、ECL論理レベルを取り出し得
る出力とを備えた少なくとも一つのエミツタ結合
電流スイツチを含むTTL論理レベルからECL論
理レベルの変換回路に関する。
定可能な入力と、ECL論理レベルを取り出し得
る出力とを備えた少なくとも一つのエミツタ結合
電流スイツチを含むTTL論理レベルからECL論
理レベルの変換回路に関する。
レベル変換器は１つの回路素子フアミリの論理
レベルを他のフアミリの論理レベルに変換するた
めに用いられる。ここでTTLレベルとはTTL
（トランジスタ−トランジスタ論理）技術のレベ
ルのほかに、たとえばRTL（抵抗−トランジスタ
論理）、DTL（ダイオード・トランジスタ論理）
およびHLL（高レベル論理）技術のレベルのよう
な他の標準論理レベルをも指すものとする。
TTLレベルは一般に、電位“０”を基準とする
電圧が論理的“高”状態の表現のためには２ボル
ト以上、また論理的“低”状態の表現のためには
0.8ボルト以下でなければならないと定められて
いる。しかし、ECL（エミツタ結合論理）技術に
おいて生ずるレベルは一般に、同じく電位“０”
を基準として、“高”状態と“低”状態との間の
差が著しく小さく、たとえばECLレベルでは電
圧は論理的“高”状態の表現のためには−0.98ボ
ルト以上、また論理的“低”状態の表現のために
は−1.63ボルト以上でなければならない。
レベルを他のフアミリの論理レベルに変換するた
めに用いられる。ここでTTLレベルとはTTL
（トランジスタ−トランジスタ論理）技術のレベ
ルのほかに、たとえばRTL（抵抗−トランジスタ
論理）、DTL（ダイオード・トランジスタ論理）
およびHLL（高レベル論理）技術のレベルのよう
な他の標準論理レベルをも指すものとする。
TTLレベルは一般に、電位“０”を基準とする
電圧が論理的“高”状態の表現のためには２ボル
ト以上、また論理的“低”状態の表現のためには
0.8ボルト以下でなければならないと定められて
いる。しかし、ECL（エミツタ結合論理）技術に
おいて生ずるレベルは一般に、同じく電位“０”
を基準として、“高”状態と“低”状態との間の
差が著しく小さく、たとえばECLレベルでは電
圧は論理的“高”状態の表現のためには−0.98ボ
ルト以上、また論理的“低”状態の表現のために
は−1.63ボルト以上でなければならない。
冒頭に記載した種類の回路はたとえば“The
Integrated Circuits Catalog for Design
Engineers（設計技術者のための集積回路カタロ
グ）”第１版、Texas Instruments、1971年、第
４−73〜４−84頁およびMotorola MECL
Integrated Circuits（集積回路）、1978年、第３〜
19頁から公知である。
Integrated Circuits Catalog for Design
Engineers（設計技術者のための集積回路カタロ
グ）”第１版、Texas Instruments、1971年、第
４−73〜４−84頁およびMotorola MECL
Integrated Circuits（集積回路）、1978年、第３〜
19頁から公知である。
TTLレベルもECLレベルも電圧“０”を基準
とすることを可能にするために、公知の回路は極
性の異なる２つの供給電愛を必要とし、従つて単
一の供給電圧しか必要としないレベル変換回路に
くらべて給電に大きな費用を必要とする。
とすることを可能にするために、公知の回路は極
性の異なる２つの供給電愛を必要とし、従つて単
一の供給電圧しか必要としないレベル変換回路に
くらべて給電に大きな費用を必要とする。
本発明の目的は、小さい遅延時間を有すると共
にただ１つの供給電圧を必要とするだけの論理レ
ベル変換回路を提供することにある。
にただ１つの供給電圧を必要とするだけの論理レ
ベル変換回路を提供することにある。
上述の目的を達成するため、本発明において
は、TTL論理レベルによりアドレス指定可能な
入力と、ECL論理レベルを取り出し得る出力と
を備えた少なくとも一つのエミツタ結合電流スイ
ツチを含むTTL論理レベルからECL論理レベル
への変換回路において、 第１の電流スイツチは第１および第２のエミツ
タ結合npnトランジスタにより形成され、そのエ
ミツタは共通に電流源を介して接地電位に接続さ
れ、コレクタは参照コレクタ抵抗を介して供給電
位に接続され、 第２の電流スイツチは第１および第２のエミツ
タ結合pnpトランジスタにより形成され、そのエ
ミツタは電流源を介して供給電位に接続され、そ
のコレクタは接地電位に接続され、 第２の電流スイツチの２つのエミツタ結合され
たトランジスタのエミツタが第１の電流スイツチ
の第１のトランジスタのベースに接続されること
によつて、第２の電流スイツチの第１のトランジ
スタは変換回路の入力信号によつて制御され、か
つ第１の電流スイツチの第１のトランジスタに対
する入力段として用いられ、 第１および第２の電流スイツチの第２のトラン
ジスタはその制御入力端でもつて参照電位に接続
され、 第２の電流スイツチは第１の電流スイツチのス
イツチングスレシホルドより高いスイツチングス
レシホルドを有するものである。
は、TTL論理レベルによりアドレス指定可能な
入力と、ECL論理レベルを取り出し得る出力と
を備えた少なくとも一つのエミツタ結合電流スイ
ツチを含むTTL論理レベルからECL論理レベル
への変換回路において、 第１の電流スイツチは第１および第２のエミツ
タ結合npnトランジスタにより形成され、そのエ
ミツタは共通に電流源を介して接地電位に接続さ
れ、コレクタは参照コレクタ抵抗を介して供給電
位に接続され、 第２の電流スイツチは第１および第２のエミツ
タ結合pnpトランジスタにより形成され、そのエ
ミツタは電流源を介して供給電位に接続され、そ
のコレクタは接地電位に接続され、 第２の電流スイツチの２つのエミツタ結合され
たトランジスタのエミツタが第１の電流スイツチ
の第１のトランジスタのベースに接続されること
によつて、第２の電流スイツチの第１のトランジ
スタは変換回路の入力信号によつて制御され、か
つ第１の電流スイツチの第１のトランジスタに対
する入力段として用いられ、 第１および第２の電流スイツチの第２のトラン
ジスタはその制御入力端でもつて参照電位に接続
され、 第２の電流スイツチは第１の電流スイツチのス
イツチングスレシホルドより高いスイツチングス
レシホルドを有するものである。
本発明においては、ただ１つの供給電圧を用
い、例えば論理的“高”状態を表示するため電圧
を（Vcc0.8）ボルト以上に保持し、論理的“低”
状態を表示するため電圧を（Vcc1.3）ボルト以下
に保持することができる。なおここでVccは供給
電圧である。
い、例えば論理的“高”状態を表示するため電圧
を（Vcc0.8）ボルト以上に保持し、論理的“低”
状態を表示するため電圧を（Vcc1.3）ボルト以下
に保持することができる。なおここでVccは供給
電圧である。
また本発明においては、第１の電流スイツチの
トランジスタの飽和が避けられるので、遅延時間
を小さくすることができる。
トランジスタの飽和が避けられるので、遅延時間
を小さくすることができる。
本発明による回路の実施態様は特許請求の範囲
第２項以下にあげられている。
第２項以下にあげられている。
次に本発明の実施例を図面について説明する。
本発明の実施例の説明に入る前に、従来の回路
について動作原理を説明する。第１図において、
TTLレベルは入力信号UINとして、２つのnpnト
ランジスタＴ１，Ｔ２から成る電流スイツチに与
えられる。この電流スイツチの第１のトランジス
タＴ１および第２のトランジスタＴ２はそれら互
いに結合されたエミツタを介して、接地点に接続
されている定電流源Ioと接続されている。この定
電流源は通常の定電流源、最も簡単な場合には抵
抗、として構成することができる。第１のトラン
ジスタＴ１のコレクタはコレクタ抵抗Ｒ１を介し
て、また第２のトランジスタＴ２のコレクタはコ
レクタ抵抗Ｒ２を介して供給電圧Vccと接続され
ている。
について動作原理を説明する。第１図において、
TTLレベルは入力信号UINとして、２つのnpnト
ランジスタＴ１，Ｔ２から成る電流スイツチに与
えられる。この電流スイツチの第１のトランジス
タＴ１および第２のトランジスタＴ２はそれら互
いに結合されたエミツタを介して、接地点に接続
されている定電流源Ioと接続されている。この定
電流源は通常の定電流源、最も簡単な場合には抵
抗、として構成することができる。第１のトラン
ジスタＴ１のコレクタはコレクタ抵抗Ｒ１を介し
て、また第２のトランジスタＴ２のコレクタはコ
レクタ抵抗Ｒ２を介して供給電圧Vccと接続され
ている。
第１のトランジスタＴ１のベースは入力信号
UINを与えられ、他方第２のトランジスタＴ２の
ベースは接地点と接続されている参照電圧源Uref
と接続されている。参照電圧源Urefの電圧は、最
も簡単な場合には、分圧器により得られ、またそ
の電圧値は入力信号の“高”状態の電圧と“低”
状態の電圧との間の値に選定される。参照電圧値
が両信号の中央すなわち約1.4Vに選定されるこ
とは有利である。
UINを与えられ、他方第２のトランジスタＴ２の
ベースは接地点と接続されている参照電圧源Uref
と接続されている。参照電圧源Urefの電圧は、最
も簡単な場合には、分圧器により得られ、またそ
の電圧値は入力信号の“高”状態の電圧と“低”
状態の電圧との間の値に選定される。参照電圧値
が両信号の中央すなわち約1.4Vに選定されるこ
とは有利である。
電流スイツチの反転出力端Ａ１から、直接にも
しくはエミツタホロワとして接続されたトランジ
スタＴ６を介して反転ECLレベルが取出され
得る。電流スイツチの非反転出力端Ａ２にエミツ
タホロワとして直接されているトランジスタＴ７
を介して、もしくは直接に、出力端Ａ２から非反
転ECLレベルＱが取出され得る。
しくはエミツタホロワとして接続されたトランジ
スタＴ６を介して反転ECLレベルが取出され
得る。電流スイツチの非反転出力端Ａ２にエミツ
タホロワとして直接されているトランジスタＴ７
を介して、もしくは直接に、出力端Ａ２から非反
転ECLレベルＱが取出され得る。
両トランジスタＴ１およびＴ２から電流スイツ
チとして構成された差動増幅器はECL技術から
公知の仕方で作動する。すなわち、他方のトラン
ジスタにくらべて大きなベース電位を有するトラ
ンジスタが導通する。抵抗Ｒ１およびＲ２は、出
力信号Ｑまたはが供給電圧Vccを基準として所
望のECLスパンΔUを有するように選定される。
この選定はたとえばECLレベル“高”が（Vcc−
0.8）ボルト以上、またはECLレベル“低”か
（Vcc−1.3）ボルト以下であるように行なわれ得
る。しかし、この電流スイツチは、通常のECL
電流スイツチ素子と比較して、接地点を基準とす
る参照電圧Urefで作動する。入力端UINに“高”
レベルが与えられると、抵抗Ｒ１においてはΔU
の電圧降下が生ずるが、抵抗Ｒ２では電圧降下が
生じないので、出力端には電圧Vcc−ΔU−UBE
（UBE＝エミツタホロワトランジスタＴ６のベー
ス−エミツタ間スレシホルド電圧）を有する
“低”レベルが生じ、また出力端Ｑには“高”レ
ベルが生ずる。
チとして構成された差動増幅器はECL技術から
公知の仕方で作動する。すなわち、他方のトラン
ジスタにくらべて大きなベース電位を有するトラ
ンジスタが導通する。抵抗Ｒ１およびＲ２は、出
力信号Ｑまたはが供給電圧Vccを基準として所
望のECLスパンΔUを有するように選定される。
この選定はたとえばECLレベル“高”が（Vcc−
0.8）ボルト以上、またはECLレベル“低”か
（Vcc−1.3）ボルト以下であるように行なわれ得
る。しかし、この電流スイツチは、通常のECL
電流スイツチ素子と比較して、接地点を基準とす
る参照電圧Urefで作動する。入力端UINに“高”
レベルが与えられると、抵抗Ｒ１においてはΔU
の電圧降下が生ずるが、抵抗Ｒ２では電圧降下が
生じないので、出力端には電圧Vcc−ΔU−UBE
（UBE＝エミツタホロワトランジスタＴ６のベー
ス−エミツタ間スレシホルド電圧）を有する
“低”レベルが生じ、また出力端Ｑには“高”レ
ベルが生ずる。
逆の場合として入力信号UINが“低”であれ
ば、トランジスタＴ２が導通するので、出力信号
Ｑが“高”レベルを、また出力信号Ｑが“低”レ
ベルを有する。
ば、トランジスタＴ２が導通するので、出力信号
Ｑが“高”レベルを、また出力信号Ｑが“低”レ
ベルを有する。
すなわち、ここに示されている例は、単一の供
給電圧しか必要としない論理レベル変換回路であ
り、この場合、出力レベルは基準としている供給
電圧に基づいて同じく変動する。
給電圧しか必要としない論理レベル変換回路であ
り、この場合、出力レベルは基準としている供給
電圧に基づいて同じく変動する。
このような論理レベル変換回路は、集積回路が
外部からTTLレベルとTTL技術に適した供給電
圧（たとえば＋5V）とを与えられる点で特に有
利であるが、内部では速度の理由からECL技術
が用いられなければならない。
外部からTTLレベルとTTL技術に適した供給電
圧（たとえば＋5V）とを与えられる点で特に有
利であるが、内部では速度の理由からECL技術
が用いられなければならない。
レベル変換器の遅延時間をできるかぎり小さく
するため、チツプ内部にもトランジスタＴ１およ
びＴ２に対してもnpnトランジスタを用いること
は有利である。しかし、第１図による回路は、入
力信号UINが供給電圧Vccよりも大きいときに、ト
ランジスタＴ１が飽和状態で動作するので、レベ
ル変換器が過大な遅延時間を有するという欠点を
持つている。さらに、トランジスタＴ２のベー
ス・エミツタ区間に高い阻止電圧が生じ得る。し
かし、高速トランジスタにおけるベース・エミツ
タ区間は低い降伏電圧を有するので、トランジス
タＴ２の破壊の危険がある。
するため、チツプ内部にもトランジスタＴ１およ
びＴ２に対してもnpnトランジスタを用いること
は有利である。しかし、第１図による回路は、入
力信号UINが供給電圧Vccよりも大きいときに、ト
ランジスタＴ１が飽和状態で動作するので、レベ
ル変換器が過大な遅延時間を有するという欠点を
持つている。さらに、トランジスタＴ２のベー
ス・エミツタ区間に高い阻止電圧が生じ得る。し
かし、高速トランジスタにおけるベース・エミツ
タ区間は低い降伏電圧を有するので、トランジス
タＴ２の破壊の危険がある。
次に本発明の実施例を第２図について説明す
る。なお第１図と同等部分には同符号が付されて
いる。
る。なお第１図と同等部分には同符号が付されて
いる。
第２図の回路においては、第１図の２つのnpn
トランジスタＴ１およびＴ２から成る第１の電流
スイツチに、同じくエミツタ結合されpnpトラン
ジスタＴ３およびＴ４から成る第２の電流スイツ
チが付加されている。トランジスタＴ１，Ｔ２、
コレクタ抵抗Ｒ１，Ｒ２、エミツタホロワＴ６，
Ｔ７および電流源Ioの構成および機能は第１図中
のそれと同様である。第２の電流スイツチは２つ
のpnpトランジスタＴ３およびＴ４から成り、第
２の電流スイツチの第１のトランジスタＴ３は第
１の電流スイツチの第１のトランジスタＴ１に対
する入力段として接続されている。第２の電流ス
イツチに対するスイツチングスレシホルドは第１
の電流スイツチのそれよりも高い値を有する。こ
のことは、第２図の実施例では、入力電圧UINが
第２の電流スイツチの第１のトランジスタＴ３の
ベースに与えられ、そのコレクタが接地点と接続
されており、またそのエミツタが一方では電流源
IP1を介して供給電圧Vccと、また他方では第１の
電流スイツチの第１のトランジスタＴ１のベース
と接続されていることにより実現される。第２の
電流スイツチの第２のトランジスタＴ４は、その
エミツタが第１の電流スイツチの第１のトランジ
スタＴ１のベースと、そのベースが第１の電流ス
イツチの第２のトランジスタＴ２のベースと、ま
たそのコレクタが接地点と接続されているように
配置されている。こうして第２の電流スイツチに
対するスイツチングスレシホルドは第１の電流ス
イツチのそれよりもベース・エミツタ間スレシホ
ルド電圧だけ高い値を有する。
トランジスタＴ１およびＴ２から成る第１の電流
スイツチに、同じくエミツタ結合されpnpトラン
ジスタＴ３およびＴ４から成る第２の電流スイツ
チが付加されている。トランジスタＴ１，Ｔ２、
コレクタ抵抗Ｒ１，Ｒ２、エミツタホロワＴ６，
Ｔ７および電流源Ioの構成および機能は第１図中
のそれと同様である。第２の電流スイツチは２つ
のpnpトランジスタＴ３およびＴ４から成り、第
２の電流スイツチの第１のトランジスタＴ３は第
１の電流スイツチの第１のトランジスタＴ１に対
する入力段として接続されている。第２の電流ス
イツチに対するスイツチングスレシホルドは第１
の電流スイツチのそれよりも高い値を有する。こ
のことは、第２図の実施例では、入力電圧UINが
第２の電流スイツチの第１のトランジスタＴ３の
ベースに与えられ、そのコレクタが接地点と接続
されており、またそのエミツタが一方では電流源
IP1を介して供給電圧Vccと、また他方では第１の
電流スイツチの第１のトランジスタＴ１のベース
と接続されていることにより実現される。第２の
電流スイツチの第２のトランジスタＴ４は、その
エミツタが第１の電流スイツチの第１のトランジ
スタＴ１のベースと、そのベースが第１の電流ス
イツチの第２のトランジスタＴ２のベースと、ま
たそのコレクタが接地点と接続されているように
配置されている。こうして第２の電流スイツチに
対するスイツチングスレシホルドは第１の電流ス
イツチのそれよりもベース・エミツタ間スレシホ
ルド電圧だけ高い値を有する。
入力電圧UINに関係するトランジスタＴ１，Ｔ
２，Ｔ３，Ｔ４の導通関係が第３図に示されてい
る。第３図のグラフ表示では、参照電圧Urefおよ
びベース・エミツタ間スレシホルド電圧UBEの和
として形成される回路点Ｂの電圧Uref′が基本と
されている。相応の電圧がたとえば第２図中の鎖
線の枠内に示されている回路Ｒにより得られる。
回路Ｒ内に接地点と接続されている参照電圧Uref
（たとえば1.4V）が用意されており、この参照電
圧はpnpトランジスタＴ５のベースに与えられ、
そのコレクタは接地点に接続されており、またそ
のエミツタは一方では回路点Ｂと、また他方では
電流源Ip2を介して供給電圧Vccと接続されてい
る。すなわち、第１のトランジスタＴ５はエミツ
タホロワとして接続されている。トランジスタＴ
３およびＴ５のベース・エミツタ間スレシホルド
を同一にするため、トランジスタＴ３およびＴ５
を通つて流れる電流を等しくするように電流源
Ip1およびIp2が構成されることは有利である。
２，Ｔ３，Ｔ４の導通関係が第３図に示されてい
る。第３図のグラフ表示では、参照電圧Urefおよ
びベース・エミツタ間スレシホルド電圧UBEの和
として形成される回路点Ｂの電圧Uref′が基本と
されている。相応の電圧がたとえば第２図中の鎖
線の枠内に示されている回路Ｒにより得られる。
回路Ｒ内に接地点と接続されている参照電圧Uref
（たとえば1.4V）が用意されており、この参照電
圧はpnpトランジスタＴ５のベースに与えられ、
そのコレクタは接地点に接続されており、またそ
のエミツタは一方では回路点Ｂと、また他方では
電流源Ip2を介して供給電圧Vccと接続されてい
る。すなわち、第１のトランジスタＴ５はエミツ
タホロワとして接続されている。トランジスタＴ
３およびＴ５のベース・エミツタ間スレシホルド
を同一にするため、トランジスタＴ３およびＴ５
を通つて流れる電流を等しくするように電流源
Ip1およびIp2が構成されることは有利である。
入力電圧UINがトランジスタＴ１およびＴ２か
ら成る電流スイツチのスイツチングスレシホルド
（Ｔ１／Ｔ２スレシホルド）よりも小さければ、
すなわち参照電圧Urefよりも小さければ、トラン
ジスタＴ２および一層低いベース電位を有するト
ランジスタＴ３が導通するので、出力端Ｑに
“低”信号が生ずる。入力電圧UINがＴ１／Ｔ２
スイツチングスレシホルドとＴ３／Ｔ４スイツチ
ングスレシホルド（トランジスタＴ３およびＴ４
から成る電流スイツチのスイツチングスレシホル
ドすなわち電圧Uref＋UBE）との間の値であれば、
トランジスタＴ３およびＴ１が導通するので、出
力信号Ｑが“高”レベルを有する。入力信号UIN
がＴ３／Ｔ４スイツチングスレシホルドよりも大
きければ、トランジスタＴ１およびＴ４が導通す
る。すなわち、高い入力電圧はpnpトランジスタ
Ｔ３のベース・エミツタ区間で電圧降下を生ずる
ので、npnトランジスタＴ２のベース・エミツタ
区間の電圧はほぼ０ボルトに制限される。pnpト
ランジスタは一般にnpnトランジスタよりも大き
なベース・エミツタ間電圧を有するので、第２図
による回路は第１図による回路よりも信頼性が高
い。
ら成る電流スイツチのスイツチングスレシホルド
（Ｔ１／Ｔ２スレシホルド）よりも小さければ、
すなわち参照電圧Urefよりも小さければ、トラン
ジスタＴ２および一層低いベース電位を有するト
ランジスタＴ３が導通するので、出力端Ｑに
“低”信号が生ずる。入力電圧UINがＴ１／Ｔ２
スイツチングスレシホルドとＴ３／Ｔ４スイツチ
ングスレシホルド（トランジスタＴ３およびＴ４
から成る電流スイツチのスイツチングスレシホル
ドすなわち電圧Uref＋UBE）との間の値であれば、
トランジスタＴ３およびＴ１が導通するので、出
力信号Ｑが“高”レベルを有する。入力信号UIN
がＴ３／Ｔ４スイツチングスレシホルドよりも大
きければ、トランジスタＴ１およびＴ４が導通す
る。すなわち、高い入力電圧はpnpトランジスタ
Ｔ３のベース・エミツタ区間で電圧降下を生ずる
ので、npnトランジスタＴ２のベース・エミツタ
区間の電圧はほぼ０ボルトに制限される。pnpト
ランジスタは一般にnpnトランジスタよりも大き
なベース・エミツタ間電圧を有するので、第２図
による回路は第１図による回路よりも信頼性が高
い。
高い入力電圧におけるトランジスタＴ１の飽和
は本発明による回路では回避されている。なぜな
らば、トランジスタＴ１のベース電位が和電圧
Uref＋UBEを超過し得ないからである。さらに、
負の入力電圧UINはトランジスタＴ３のベース・
コレクタ・ダイオードにより制限される。
は本発明による回路では回避されている。なぜな
らば、トランジスタＴ１のベース電位が和電圧
Uref＋UBEを超過し得ないからである。さらに、
負の入力電圧UINはトランジスタＴ３のベース・
コレクタ・ダイオードにより制限される。
電流源Io、Ip1およびIp2は通常の定電流源とし
て、最も簡単な場合には抵抗として実現され得
る。参照電圧UrefはTTLレベル“高”とTTLレ
ベル“低”との間の中央の値すなわち約1.4Vに
選定されるのが有利である。第１のトランジスタ
Ｔ１ないしＴ４の電流増幅率は一般に、そのベー
ス電流を無視し得るほど大きい。
て、最も簡単な場合には抵抗として実現され得
る。参照電圧UrefはTTLレベル“高”とTTLレ
ベル“低”との間の中央の値すなわち約1.4Vに
選定されるのが有利である。第１のトランジスタ
Ｔ１ないしＴ４の電流増幅率は一般に、そのベー
ス電流を無視し得るほど大きい。
高速集積回路に対する通常のプロセスを用いる
場合にpnpトランジスタは一般に比較的遅いの
で、第２の電流スイツチの第１のトランジスタＴ
３のベースとエミツタとの間に結合コンデンサＣ
を接続しておき、短時間にわたりコンデンサＣが
入力レベルをシフトさせることは有利である。コ
ンデンサＣはトランジスタＴ３のベース・エミツ
タ・ダイオードの空乏層キヤパシタンスとして形
成することができる。
場合にpnpトランジスタは一般に比較的遅いの
で、第２の電流スイツチの第１のトランジスタＴ
３のベースとエミツタとの間に結合コンデンサＣ
を接続しておき、短時間にわたりコンデンサＣが
入力レベルをシフトさせることは有利である。コ
ンデンサＣはトランジスタＴ３のベース・エミツ
タ・ダイオードの空乏層キヤパシタンスとして形
成することができる。
第２図による実施例では、電流源Ip1およびIp2
から発生される電流はそれぞれ0.25ｍＡ、電流源
Ioから発生される電流は0.6ｍＡ、参照電圧Urefは
1.4V、トランジスタＴ１ないしＴ７のベース・
エミツタ間スレシホルド電圧は0.8V、キヤパシ
タンスＣは1.2pF、抵抗Ｒ１およびＲ２はそれぞ
れ830Ωである。電流源Ip1は１つのkΩ抵抗により
構成された。参照電圧Urefは温度および供給電圧
の変動の影響を補償された回路網（いわゆる“バ
ンド−ギヤツプ−レフエレンス”）として実現さ
れた。npnトランジスタは40μm2のエミツタ面積
（平面図で見たエミツタ注入範囲の面積）を有し、
そのエミツタ・ベース間キヤパシタンスおよびコ
レクタ−ベース間キヤパシタンスはそれぞれ
0.1pF、またそのコレクタ−基板間キヤパシタン
スは0.45pFであつた。npnトランジスタＴ３、Ｔ
４およびＴ５は通常の仕方で、そのコレクタが常
に接地電位にある基板トランジスタとして構成さ
れた。
から発生される電流はそれぞれ0.25ｍＡ、電流源
Ioから発生される電流は0.6ｍＡ、参照電圧Urefは
1.4V、トランジスタＴ１ないしＴ７のベース・
エミツタ間スレシホルド電圧は0.8V、キヤパシ
タンスＣは1.2pF、抵抗Ｒ１およびＲ２はそれぞ
れ830Ωである。電流源Ip1は１つのkΩ抵抗により
構成された。参照電圧Urefは温度および供給電圧
の変動の影響を補償された回路網（いわゆる“バ
ンド−ギヤツプ−レフエレンス”）として実現さ
れた。npnトランジスタは40μm2のエミツタ面積
（平面図で見たエミツタ注入範囲の面積）を有し、
そのエミツタ・ベース間キヤパシタンスおよびコ
レクタ−ベース間キヤパシタンスはそれぞれ
0.1pF、またそのコレクタ−基板間キヤパシタン
スは0.45pFであつた。npnトランジスタＴ３、Ｔ
４およびＴ５は通常の仕方で、そのコレクタが常
に接地電位にある基板トランジスタとして構成さ
れた。
トランジスタＴ５はＴ３に対するカウンタパー
トとしての役割をし、それにより第１の電流スイ
ツチＴ１，Ｔ２のスイツチングスレシホルドの温
度補償が行なわれる。従つて、Ｔ３およびＴ５は
ほぼ同一のエミツタ電流で作動するようにされな
ければならない。
トとしての役割をし、それにより第１の電流スイ
ツチＴ１，Ｔ２のスイツチングスレシホルドの温
度補償が行なわれる。従つて、Ｔ３およびＴ５は
ほぼ同一のエミツタ電流で作動するようにされな
ければならない。
電流源Ioは、第２図中の鎖線枠内に示されてい
るように、トランジスタダイオードを有する電流
ミラーとして実現されており、抵抗Ｒ４およびＲ
６は330Ω、また抵抗Ｒ５は6.75kΩである。
るように、トランジスタダイオードを有する電流
ミラーとして実現されており、抵抗Ｒ４およびＲ
６は330Ω、また抵抗Ｒ５は6.75kΩである。
入力端UINに与えられる入力パルスＥの時間的
経過と出力端Ｑに生ずる出力パルスＡの時間的経
過とが第４図に示されている。入力パルスＥの立
上がりから出力パルスＡまでのレベル変換の遅延
時間はわずかに0.7ns、また入力パルスＥの立上
がりから出力パルスＡまでのレベル変換の遅延時
間はわずかに1.4nsであつた。
経過と出力端Ｑに生ずる出力パルスＡの時間的経
過とが第４図に示されている。入力パルスＥの立
上がりから出力パルスＡまでのレベル変換の遅延
時間はわずかに0.7ns、また入力パルスＥの立上
がりから出力パルスＡまでのレベル変換の遅延時
間はわずかに1.4nsであつた。
こうして、内部がECL回路技術で構成されて
おり、外部にTTLコンパチブル端子を有してお
り、かつ単一の供給電圧（たとえば＋5V）を有
する集積回路に有利に使用可能な高速TTL−
ECLレベル変換器が得られる。
おり、外部にTTLコンパチブル端子を有してお
り、かつ単一の供給電圧（たとえば＋5V）を有
する集積回路に有利に使用可能な高速TTL−
ECLレベル変換器が得られる。
第１図は１つの電流スイツチを有し単一の供給
電圧で作動する論理レベル変換回路の従来の一例
を示す接続図、第２図は第１および第２の電流ス
イツチを有する本発明による論理レベル変換回路
の一実施例を示す接続図、第３図は入力電圧に関
係する第２図中のトランジスタの導通挙動を示す
グラフ、第４図は本発明による論理レベル変換回
路の一実施例の遅延時間を示すパルスダイアグラ
ムである。 Ｔ１，Ｔ２……第１の電流スイツチのnpnトラ
ンジスタ、Ｔ３，Ｔ４……第２の電流スイツチの
pnpトランジスタ。
電圧で作動する論理レベル変換回路の従来の一例
を示す接続図、第２図は第１および第２の電流ス
イツチを有する本発明による論理レベル変換回路
の一実施例を示す接続図、第３図は入力電圧に関
係する第２図中のトランジスタの導通挙動を示す
グラフ、第４図は本発明による論理レベル変換回
路の一実施例の遅延時間を示すパルスダイアグラ
ムである。 Ｔ１，Ｔ２……第１の電流スイツチのnpnトラ
ンジスタ、Ｔ３，Ｔ４……第２の電流スイツチの
pnpトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ TTL論理レベルによりアドレス指定可能な
入力と、ECL論理レベルを取り出し得る出力と
を備えた少なくとも一つのエミツタ結合電流スイ
ツチを含むTTL論理レベルからECL論理レベル
への変換回路において、 第１の電流スイツチは第１および第２のエミツ
タ結合npnトランジスタにより形成され、そのエ
ミツタは共通に電流源を介して接地電位に接続さ
れ、コレクタは参照コレクタ抵抗を介して供給電
位に接続され、 第２の電流スイツチは第１および第２のエミツ
タ結合pnpトランジスタにより形成され、そのエ
ミツタは電流源を介して供給電位に接続され、そ
のコレクタは接地電位に接続され、 第２の電流スイツチの２つのエミツタ結合され
たトランジスタのエミツタが第１の電流スイツチ
の第１のトランジスタのベースに接続されること
によつて、第２の電流スイツチの第１のトランジ
スタは変換回路の入力信号によつて制御され、か
つ第１の電流スイツチの第１のトランジスタに対
する入力段として用いられ、 第１および第２の電流スイツチの第２のトラン
ジスタはその制御入力端でもつて参照電位に接続
され、 第２の電流スイツチは第１の電流スイツチのス
イツチングスレシホルドより高いスイツチングス
レシホルドを有する ことを特徴とする論理レベル変換回路。 ２ 第２の電流スイツチに対するスイツチングス
レシホルドが第１の電流スイツチのそれよりもほ
ぼベース・エミツタ間スレシホルド電圧だけ高い
値を有することを特徴とする特許請求の範囲第１
項記載の論理レベル変換回路。 ３ ECL論理レベルを第１の電流スイツチの少
なくとも１つの出力端から取出すための手段を含
むことを特徴とする特許請求の範囲第１項記載の
論理レベル変換回路。 ４ 第１の電流スイツチ及び第２の電流スイツチ
が、次式 UTTL0＋UBE＜Uref′＜UTTL1＋UBE ここに、 UTTL0＝TTL入力レベル“低” UTTL1＝TTL入力レベル“高” UBE＝ベース・エミツタ間スレシホルド電圧 URef′＝参照電圧 により定められる参照電圧を有することを特徴と
する第１項記載の論理レベル変換回路。 ５ 第１の電流スイツチ及び第２の電流スイツチ
が、次式 Uref′＝UTTL0＋UTTL1／２＋UBE ここに、 Uref′＝参照電圧 UTTL0＝TTL入力レベル“低” UTTL1＝TTL入力レベル“高” UBE＝ベース・エミツタ間スレシホルド電圧 により定められる参照電圧を有することを特徴と
する特許請求の範囲第１項記載の論理レベル変換
回路。 ６ 第２の電流スイツチの第１のトランジスタの
ベースとエミツタとの間に結合コンデンサが接続
されていることを特徴とする特許請求の範囲第１
項ないし第５項のいずれか１項記載の論理レベル
変換回路。 ７ 第１の電流スイツチが２つのエミツタ結合さ
れたトランジスタから成り、それらのエミツタは
１つの電流源と接続され、コレクタはコレクタ抵
抗を介して供給電圧と接続されており、かつこれ
らのコレクタからその後に接続されているエミツ
タホロワを介してECL論理レベルを取出し可能
であり、その非反転レベルは第２のトランジスタ
のコレクタから、反転レベルは第１のトランジス
タのコレクタから取出し可能であり、また第２の
電流スイツチが２つのエミツタ結合されたトラン
ジスタから成り、それらのエミツタは第１の電流
スイツチの第１のトランジスタのベースおよび１
つの電流源と接続され、コレクタは接地点と接続
されており、第２の電流スイツチの第１のトラン
ジスタのベースはTTL論理レベルを与えられ、
第２の電流スイツチの第２のトランジスタのベー
スは第１の電流スイツチの第２のトランジスタの
ベースおよび参照電圧と接続されていることを特
徴とする特許請求の範囲第１項ないし第６項のい
ずれか１項記載の論理レベル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3217237.0 | 1982-05-07 | ||
| DE19823217237 DE3217237A1 (de) | 1982-05-07 | 1982-05-07 | Schaltungsanordnung zur pegelumsetzung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205334A JPS58205334A (ja) | 1983-11-30 |
| JPH0356017B2 true JPH0356017B2 (ja) | 1991-08-27 |
Family
ID=6163026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079187A Granted JPS58205334A (ja) | 1982-05-07 | 1983-05-06 | 論理レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4607177A (ja) |
| EP (1) | EP0093996B1 (ja) |
| JP (1) | JPS58205334A (ja) |
| AT (1) | ATE16746T1 (ja) |
| DE (2) | DE3217237A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
| US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| US4771191A (en) * | 1987-02-03 | 1988-09-13 | Julio Estrada | TTL to ECL translator |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| KR900006047B1 (ko) * | 1987-07-07 | 1990-08-20 | 삼성전자 주식회사 | 전압 레벨 변환기 |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| DE3854617T2 (de) * | 1987-07-29 | 1996-03-28 | Fujitsu Ltd | Elektronischer hochgeschwindigkeitsschaltkreis in kaskodenkonfiguration. |
| US5013941A (en) * | 1989-08-17 | 1991-05-07 | National Semiconductor Corporation | TTL to ECL/CML translator circuit |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
| US4978871A (en) * | 1989-08-31 | 1990-12-18 | Analog Devices, Inc. | Level shift circuit for converting a signal referenced to a positive voltage to a signal referenced to a lower voltage |
| US5045729A (en) * | 1989-11-15 | 1991-09-03 | National Semiconductor Corporation | TTL/ECL translator circuit |
| US4973863A (en) * | 1989-12-28 | 1990-11-27 | Eastman Kodak Company | TTL-ECL interface circuit |
| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
| US5276361A (en) * | 1991-11-25 | 1994-01-04 | Ncr Corporation | TTL compatible input buffer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1594389A (ja) * | 1967-12-20 | 1970-06-01 | ||
| US3787737A (en) * | 1969-05-21 | 1974-01-22 | Nippon Telephone | High speed/logic circuit |
| US3688127A (en) * | 1971-03-29 | 1972-08-29 | Xerox Data Systems Inc | Digital circuit logic |
| US3755693A (en) * | 1971-08-30 | 1973-08-28 | Rca Corp | Coupling circuit |
| JPS4893251A (ja) * | 1972-03-10 | 1973-12-03 | ||
| US3959666A (en) * | 1974-07-01 | 1976-05-25 | Honeywell Information Systems, Inc. | Logic level translator |
| US4356409A (en) * | 1979-06-29 | 1982-10-26 | Hitachi, Ltd. | Level conversion circuit |
| US4357548A (en) * | 1980-05-30 | 1982-11-02 | Rca Corporation | Circuit arrangement using emitter coupled logic and integrated injection logic |
| US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
-
1982
- 1982-05-07 DE DE19823217237 patent/DE3217237A1/de not_active Withdrawn
-
1983
- 1983-05-02 AT AT83104319T patent/ATE16746T1/de not_active IP Right Cessation
- 1983-05-02 DE DE8383104319T patent/DE3361338D1/de not_active Expired
- 1983-05-02 EP EP83104319A patent/EP0093996B1/de not_active Expired
- 1983-05-05 US US06/491,985 patent/US4607177A/en not_active Expired - Fee Related
- 1983-05-06 JP JP58079187A patent/JPS58205334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0093996B1 (de) | 1985-11-27 |
| ATE16746T1 (de) | 1985-12-15 |
| DE3217237A1 (de) | 1983-11-10 |
| DE3361338D1 (en) | 1986-01-09 |
| EP0093996A1 (de) | 1983-11-16 |
| JPS58205334A (ja) | 1983-11-30 |
| US4607177A (en) | 1986-08-19 |
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